[发明专利]一种具有亚稳态抑制技术的高速动态比较器

说明书

本发明公开了一种具有亚稳态抑制技术的高速动态比较器，包括前级放大器、后级锁存器和亚稳态抑制电路三部分；前级放大器实现对输入差分信号的放大，将前级放大器的第一PMOS管和第二PMOS管漏极与后级锁存器相连，利用锁存器的正反馈特点，并且增加下拉NMOS管和上拉PMOS管完成对放大器正端输出信号和放大器负端输出信号的上拉或下拉，实现了较快的比较速度。比较完成后迅速关断尾电流管，使得比较器没有静态功耗，有效降低了比较器的功耗。本发明采用一种亚稳态抑制技术，在不引入明显延迟的情况下，有效抑制比较器的亚稳态，且不会明显增加比较器的比较时间。

技术领域

本发明涉及一种具有亚稳态抑制技术的高速动态比较器，属于高速模数转换器结构中的比较器技术领域。

背景技术

随着便携式设备的迅速发展，在通信、数字成像和音频系统等领域中对中等分辨率高速模数转换器(Analog-to-Digital Converter，ADC)的需求在不断增加。基于先进工艺的中等分辨率(8-10位)的单通道逐次逼近型(SuccessiveApproximation Register，SAR)ADC的采样速率可达几十甚至几百MHz，虽然每个周期输出多位码的SARADC和时间交织结构的SARADC可以提高ADC的速度，但是仍存在多个比较器失调和多通道失配等问题。在高速采样并且输入信号幅度较小的情况下，就会要求比较器具有高分辨率和高速性能，这对比较器的设计提出了更高的要求。在已有的研究中，也提出过几种适用于高速ADC的比较器，但是，随着输入信号幅度的降低，比较器的延迟越来越大，同时，随着SARADC转换速率的不断提高，在每一个转换周期内分配给比较器的时间就在不断缩短，就会导致比较器出现亚稳态现象，从而输出错误的比较结果，影响到整个SARADC的精度。

发明内容

发明目的：为解决现有技术的不足，本发明提供一种具有亚稳态抑制技术的高速动态比较器，通过加入亚稳态抑制电路，对比较器的工作状态进行检测，如果未出现亚稳态，则亚稳态抑制电路不启动；如果出现亚稳态，则启动亚稳态抑制电路，打破亚稳态现象，使比较器快速输出结果，从而保证了亚稳态发生时的比较器的高速工作。

技术方案：为实现上述发明目的，本发明的一种具有亚稳态抑制技术的高速动态比较器采用以下技术方案：

该高速动态比较器包括前级放大器、后级锁存器和亚稳态抑制电路；前级放大器实现对输入差分信号的放大，两个输入端分别连接正端输入信号和负端输入信号，输出放大器正端输出信号和放大器负端输出信号给后级锁存器；后级锁存器实现输入信号的快速比较，输出锁存器正端输出信号和锁存器负端输出信号到亚稳态抑制电路；亚稳态抑制电路用于亚稳态抑制，输出的时钟信号连接到前级放大器中尾电流管栅极，输出的下拉信号和上拉信号分别连接到后级锁存器中下拉NMOS管和上拉PMOS管栅极；

该高速动态比较器具有两种工作模式：复位模式和比较模式；通过控制信号控制，当控制信号为1时，比较器处于复位模式，当控制信号为0时，比较器处于比较模式。

进一步的，所述前级放大器的结构为：第一PMOS管和第二PMOS管的栅极作为输入端，分别连接正端输入信号和负端输入信号，源极共同连接到尾电流管的漏极，第一PMOS管的漏极连接到第三NMOS管的漏极，输出正端输出信号，第二PMOS管的漏极连接到第四NMOS管的漏极，输出负端输出信号；第三NMOS管和第四NMOS管的栅极共同接入控制信号，源极接地；尾电流管的源极连接到电源电压。

进一步的，所述后级锁存器的结构为：

第八PMOS管的栅极和第十NMOS管的栅极连接，第九PMOS管的栅极和第十一NMOS管的栅极连接，作为后级锁存器的两个输入端，分别接入放大器正端输出信号和放大器负端输出信号；