[发明专利]集成电路的封装方法及封装结构

说明书

本申请提供了一种集成电路的封装方法及封装结构。该封装方法包括以下步骤：提供多个设置有静电放电保护电路的芯片，各芯片具有芯片引脚，静电放电保护电路的输出端与芯片引脚连接；将芯片封装到封装基板上，封装基板具有基板引脚，至少两个芯片引脚与同一个基板引脚连接，其中，在集成电路的静电放电保护标准为第一静电放电电压的情况下，使连接至同一个基板引脚的芯片引脚能够通过第二静电放电电压，第二静电放电电压小于第一静电放电电压。上述封装方法能够在使集成电路通过静电放电保护标准的同时，使芯片引脚通过的第二静电放电电压小于静电放电保护标准的第一静电放电电压，从而缩小了芯片版图的设计面积，降低了芯片成本。

技术领域

本发明涉及集成电路技术领域，具体而言，涉及一种集成电路的封装方法及封装结构。

背景技术

独立封装的集成电路具有需要通过的静电放电保护标准(ESD spec)，在静电放电(ESD)保护电路设计时，现有方案通常是保证输入输出引脚(IO pad)通过的静电放电电压(ESD电压)均可以达到ESD spec。按照这种做法，对于多芯片封装的集成电路产品，虽然每个芯片的IO pad的静电放电电压(ESD电压)都可以单独通过上述ESD spec，但封装基板上的管脚(Pin)会连接到多个芯片的相同功能的IO pad，导致在封装结构内每个基板管脚(Pin)的ESD level会远远高于上述ESD spec，为ESD spec的两倍或者多倍。

例如，独立封装的集成电路需要通过的ESD spec为2000V，使每个芯片的IO pad都可以通过2000V的ESD电压，封装结构内两个芯片的IO pad都连接到了封装基板的同一个管脚Pin1上，此时管脚pin1通过的ESD电压达到4000V，远超ESD spec。

由于每个芯片都可以单独通过ESD spec，从而使得版图面积过大而导致浪费，增加了芯片成本。

发明内容

本发明的主要目的在于提供一种集成电路的封装方法及封装结构，以解决现有技术中独立封装的集成电路中芯片版图面积过大而导致成本增加的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种集成电路的封装方法，包括以下步骤：提供多个设置有静电放电保护电路的芯片，各芯片具有芯片引脚，静电放电保护电路的输出端与芯片引脚连接；将芯片封装到封装基板上，封装基板具有基板引脚，至少两个芯片引脚与同一个基板引脚连接，其中，在集成电路的静电放电保护标准为第一静电放电电压的情况下，使连接至同一个基板引脚的芯片引脚能够通过第二静电放电电压，第二静电放电电压小于第一静电放电电压。

进一步地，使连接至同一个基板引脚的芯片引脚能够通过第二静电放电电压，包括：设计得到多个第一静电放电保护电路，与第一静电放电保护电路一一对应连接的第一芯片引脚与同一个基板引脚连接，第一芯片引脚通过的第二静电放电电压之和等于第一静电放电电压。

进一步地，按照连接至同一个基板引脚的芯片的数量将第一静电放电电压平均分配，以得到第二静电放电电压。

进一步地，封装基板具有多个基板引脚，至少一个基板引脚与多个芯片引脚连接。

进一步地，各基板引脚与同样数量的芯片引脚连接。

进一步地，与同一个基板引脚连接的各芯片中的静电放电保护电路种类相同。

根据本发明的另一方面，提供了一种集成电路的封装结构，包括：封装基板，具有基板引脚，基板引脚的静电放电保护标准为第一静电放电电压；设置有静电放电保护电路的芯片，封装在封装基板上，各芯片具有芯片引脚，静电放电保护电路的输出端与芯片引脚连接，至少两个芯片引脚与同一个基板引脚连接，连接至同一个基板引脚的芯片引脚能够通过第二静电放电电压，第二静电放电电压小于第一静电放电电压。