[发明专利]一种面向DDR3存储协议的校准控制器

说明书

一种面向DDR3存储协议的校准控制器，摒弃传统的时钟控制电路，采用负反馈结构减少时钟受工艺、温度、噪声引起的影响，结构包括数字延迟锁相环、镜像多相位延时链、多相位选择器、高精度相位插值器实现对时钟的精准控制、较低的相位误差和较少的锁定时间。本发明面向DDR3存储协议的校准控制器在最高频率800MHz条件下可以实现DDR3时钟的128级TAP的精准延时，最高延迟精度可达到9.77ps，保证采样时钟延迟数据有效窗口的中心位置，提高DDR3高频时钟采样的稳定性和可靠性。

技术领域

本发明涉及一种面向DDR3存储协议的校准控制器，特别是通过可编程逻辑器件针对DDR3应用需求而优化设计的时钟控制电路，属于集成电路领域。

背景技术

DDR3 SDRAM在DDR2 SDRAM的基础上采用了更先进的生产工艺，其工作电压从1.8V降至1.5V，并且采用更先进的制程，其内存数据传输速率得到大幅提升，最高可达到1600MHz，可以满足高性能服务器的需求，同时可实现快速、稳定和可靠的系统操作

DDR3 SDRAM中数据为双倍传输，数据采样时钟最高可达到800MHz，即数据时钟的上升沿和下降沿都同时进行采样操作，因此在DDR3 SDRAM 控制器中怎样快速准确定位采样时钟就至关重要，能否正确控制准确的采样数据和采样精度成为影响内存控制器性能的重要因素。因此，对面向DDR3 协议的校准控制器的性能和精确度有着很高的要求，DDR3控制器有两个时钟，一个是外部的总线时钟，一个是内部的工作时钟。理论上DDR3控制器的两个时钟应该是同步的，但由于种种原因，如温度、电压波动等而产生延迟就使两者很难同步。如果DDR3内存的内部时钟与外部时钟有偏差，就很可能造成因数据不同步的错误。鉴于外部时钟和内部时钟不会绝对统一，需要根据外部时钟动态修正内部时钟的延迟使其与外部时钟校准同步，实现对时钟的精准控制和较低的相位误差，并实现对DDR3时钟的128级TAP的精准延时。同时需要较少的锁定时间，较高的灵活性，获得更高的校准控制器性能。

发明内容

本发明解决的技术问题为：针对DDR3内存的内部时钟与外部时钟有偏差，提供了面向DDR3存储协议的时钟校准技术，克服现有技术不足，解决了温度、电压波动等而产生的DDR3内存内外部时钟不同步问题，改善了延时线性能，解决了DDR3时钟128级TAP的精准延时问题，解决了DDR3 校准控制器采样精度差的问题，解决了DDR3校准控制器抗干扰能力差、锁定时间长的问题。

本发明的技术方案是：

一种面向DDR3存储协议的校准控制器，包括：数字延迟锁相环K1、镜像多相位延时链K2、多相位选择器K3和高精度相位插值器K4；

数字延时锁相环K1：接收外部输入的时钟信号CLK_IN，对输入的时钟信号CLK_IN进行锁定和延时处理，输出时钟信号CLK_FB并反馈至数字延时锁相环K1的输入端，输出电压信号Vctrl_P和电压信号Vctrl_N至镜像多相位延时链K2和高精度相位插值器K4；

镜像多相位延时链K2：接收外部输入的时钟信号CLK_IN，接收数字延时锁相环K1发送的电压信号Vctrl_P和电压信号Vctrl_N，转换成16路输出时钟信号并发送至多相位选择器K3；

多相位选择器K3：接收外部输入的控制信号，控制信号作为开关从镜像多相位延时链K2的16路输出时钟信号中输出两路时钟信号输出至高精度相位插值器K4；

高精度相位插值器K4：接收外部输入的控制信号，接收数字延时锁相环 K1输出的电压信号Vctrl_P和电压信号Vctrl_N，接收多相位选择器K3输出的两路时钟信号，通过相位插值后输出外部时钟信号。

本发明与现有技术相比的优点在于：

1)本发明通过采用数字延时锁相环结构实现时钟的精确延时，能够提升校准控制器的灵活性，采用负反馈结构减少时钟受工艺、温度、噪声引起的影响，提供校准控制器的抗干扰能力。