[发明专利]一种面向DDR3存储协议的校准控制器

权利要求书

1.一种面向DDR3存储协议的校准控制器，其特征在于，包括：数字延迟锁相环K1、镜像多相位延时链K2、多相位选择器K3和高精度相位插值器K4；

数字延时锁相环K1：接收外部输入的时钟信号CLK_IN(C4)，对输入的时钟信号CLK_IN(C4)进行锁定和延时处理，输出时钟信号CLK_FB(C1)并反馈至数字延时锁相环K1的输入端，输出电压信号Vctrl_P(C3)和电压信号Vctrl_N(C2)至镜像多相位延时链K2和高精度相位插值器K4；

镜像多相位延时链K2：接收外部输入的时钟信号CLK_IN(C4)，接收数字延时锁相环K1发送的电压信号Vctrl_P(C3)和电压信号Vctrl_N(C2)，转换成16路输出时钟信号并发送至多相位选择器K3；

多相位选择器K3：接收外部输入的控制信号，控制信号作为开关从镜像多相位延时链K2的16路输出时钟信号中输出两路时钟信号输出至高精度相位插值器K4；

高精度相位插值器K4：接收外部输入的控制信号，接收数字延时锁相环K1输出的电压信号Vctrl_P(C3)和电压信号Vctrl_N(C2)，接收多相位选择器K3输出的两路时钟信号，通过相位插值后输出外部时钟信号。

2.根据权利要求1所述的一种面向DDR3存储协议的校准控制器，其特征在于：数字延时锁相环K1的一个输入端连接外部时钟信号输入CLK_IN(C4)，另一个输入端连接数字延时锁相环K1输出CLK_FB(C1)；两个输出端Vctrl_P(C3)和Vctrl_N(C2)连接至镜像多相位延时链K2；

镜像多相位延时链K2的一个输入端接收外部普通时钟信号CLK_IN(C4)，镜像多相位延时链K2的另外两个输入端连接数字延时锁相环K1输出端Vctrl_P(C3)和Vctrl_N(C2)，镜像多相位延时链K2的输出端连接至多相位选择器K3输出时钟信号；

多相位选择器K3的输入端用于接收外部控制信号PS0(C15)、PS1(C14)、PS2(C13)、PS3(C30)，连接镜像多相位延时链K2输入的16路时钟信号，多相位选择器K3的输出端连接至高精度相位插值器K4；

高精度相位插值器K4的一个输入端用于接收外部控制信号PI0(C16)、PI1(C17)、PI2(C18)，高精度相位插值器K4的另一个输入端用于接收多相位选择器K3的输出，高精度相位插值器K4的输入端还用于接收数字延时锁相环输出的电压信号Vctrl_P(C3)和Vctrl_N(C2)，高精度相位插值器K4的输出端向外部输出时钟信号Output_P(C20)和Output_N(C21)。