[发明专利]存算一体数据读取译码电路以及存算一体存储器

说明书

本发明提供的存算一体数据读取译码电路以及存算一体存储器，存算一体数据读取译码电路包括：预充电感应放大器以及与所述预充电感应放大器连接的逻辑单元；其中，所述预充电感应放大器以及所述逻辑单元均与一非易失性存储单元以及参考存储单元连接；所述逻辑单元用于对所述非易失性存储单元中的存储值进行逻辑运算，所述预充电感应放大器用于输出对应的正反逻辑运算结果，实现数据读取译码一体操作，基于存内计算原理直接利用非易失存储器的存储单元对数据进行编码和解码，减少存储器的面积，适应小型化集成化的需求。

技术领域

本发明涉及半导体集成电路领域，尤其涉及一种存算一体数据读取译码电路以及存算一体存储器。

背景技术

存储器(Memory)是现代信息技术中用于保存信息的记忆设备，其主要功能是存储程序和各种数据。在存储器的可靠性中，存入数据和读取数据过程中，为了对抗传输中的噪音和衰减以及人为干扰，使得经逻辑和存储后的码与原码之间存在差异，出现误码。为了保障数据存储可靠性，在传统的冯洛伊曼结构中，通常需要特定的编码电路和读电路，以对待储存的数据进行编码生成校验码，然后通过写电路写入到对应的待储存的区域。在数据读出时，通过读模块读出之后，通过读电路进行译码检验正确之后再输出。在线性解码过程中，读取存储器中含有信息码元和监督码元，用编码规则检验解码出来的监督码元，从解码过程中发现错误或纠正错误。如果没有错误，则原规则一定满足，否则就不满足。当不能满足时，在可纠错能力之内按一定的规则确定错误所在的位置，并予以纠正。如图1所示，输入数据(待存数据)通过编码模块根据特定的编码算法对输入数据进行编码，然后把编码后的信息位和校验位通过写入模块写入存储器当中；当读取数据时，通过读模块存存储器中读出数据，被编码的信息位和校验位被译码模块根据对等的译码算法进行解码，恢复出正确的原文再输出。如图2所示，在信息码中通过编码逻辑增加一定数量的多余码元(称为监督码元)，如校验码等，使它们经过编码满足一定的约束关系，这样由信息码元和监督码元共同组成一个由存储器存储的码字，来提高抗干扰能力以及纠错能力，实现可靠存储和存取。

在传统的冯洛伊曼的计算机体系结构中，中央处理器和存储器分离。为了实现生成对应的编码逻辑和译码逻辑，需要通过专门的编码器将原码字按照某种规则变成有一定剩余度的码字和对应的译码器将对应的剩余度的码字还原成原码字，并验证其正确性。原码字按某种规则使每个码字的码元之间有一定的关系变成一定剩余度的码字。剩余的码字再通过专门的解码器，按照同样的规则，解码还原成之前的原码，并判断其正确性，如果一旦传输过程中发生差错，则信息码元与校验码元之间的关系将受到破坏，从而可以发现错误，乃至纠正错误。

现有数据编码存储方法和译码由于在读模块和写模块的基础上，还需要设置编码模块和译码模块或者编解码一体模块对数据进行编码和译码，编码模块和译码模块增加了存储器的面积，不能适应小型化集成化的需求。在编码的时候，需要花费大量的时间进行数据的搬移到编码模块中，同时数据还需要串联的异或操作，并且将输出的结果重新写入到存储器中，在时间和功耗上需求高能耗和高延时具有较大的成本，导致低能效。在译码的时候，同时也需要将数据花费大量的时间和功耗再次搬移到译码模块中，进行串联的异或操作，恢复正确的数据的输出，从而导致低能效。

举例来说，首先原始数据需要经过特有的编码装置实现对应的编码串联或者大面积的并列的生成，从而数据串联的带来大延时和低能效。然后数据需要经过特有的解码装置实现对应解码。编解码模块会增加存储器芯片不必要的面积(成本)；同时编解码算法的运算过程会增加数据访存的时延；此外，编解码模块一旦确定，对应的编解码算法通常就固定，难以更改，缺乏灵活性。这样的问题仅依靠传统硅工艺尺寸的缩小是不能解决问题。

发明内容

针对现有技术中的问题，本发明提供一种存算一体数据读取译码电路以及存算一体存储器，能够至少部分地解决现有技术中存在的问题。

为了实现上述目的，本发明采用如下技术方案：

第一方面，提供一种存算一体数据读取译码电路，包括：预充电感应放大器以及与所述预充电感应放大器连接的逻辑单元；