[发明专利]存算一体数据读取译码电路以及存算一体存储器

权利要求书

1.一种存算一体数据读取译码电路，其特征在于，包括：预充电感应放大器以及与所述预充电感应放大器连接的逻辑单元；

其中，所述预充电感应放大器以及所述逻辑单元均与一非易失性存储单元以及参考存储单元连接；所述逻辑单元用于对所述非易失性存储单元中的存储值进行逻辑运算，所述预充电感应放大器用于输出对应的正反逻辑运算结果。

2.根据权利要求1所述的存算一体数据读取译码电路，其特征在于，所述预充电感应放大器包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管以及第五NMOS晶体管；

所述第一PMOS晶体管、所述第四PMOS晶体管以及所述第五NMOS晶体管的栅极接入时钟信号，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管以及所述第四PMOS晶体管的漏极均连接电源，所述第一PMOS晶体管的源极、所述第二PMOS晶体管的源极、所述第一NMOS晶体管的漏极、所述第三PMOS晶体管的栅极、所述第二NMOS晶体管的栅极连接在一起，作为反输出端；所述第三PMOS晶体管的源极、所述第四PMOS晶体管的源极、所述第二NMOS晶体管的漏极、所述第二PMOS晶体管的栅极、所述第一NMOS晶体管的栅极连接在一起，作为正输出端；所述第一NMOS晶体管的源极以及所述第二NMOS晶体管的源极分别连接所述逻辑运算单元的两个输出端；所述第五NMOS晶体管的漏极连接所述非易失性存储单元的位线以及所述参考存储单元的位线，所述第五NMOS晶体管的源极接地。

3.根据权利要求2所述的存算一体数据读取译码电路，其特征在于，所述逻辑单元为异或逻辑单元，包括：第五PMOS晶体管、第六PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管；

所述第五PMOS晶体管、所述第六PMOS晶体管、所述第三NMOS晶体管、所述第四NMOS晶体管的栅极连接在一起，作为逻辑控制端，用于输入逻辑控制信号；

所述第五PMOS晶体管的漏极、所述第三NMOS晶体管的漏极、所述第一NMOS晶体管的源极连接在一起，所述第六PMOS晶体管的漏极、所述第四NMOS晶体管的漏极、所述第二NMOS晶体管的源极连接在一起；所述第五PMOS晶体管的源极、所述第四NMOS晶体管的源极与所述非易失性存储单元的源极线连接，所述第六PMOS晶体管的源极、所述第三NMOS晶体管的源极与所述参考存储单元的源极线连接。

4.根据权利要求2所述的存算一体数据读取译码电路，其特征在于，所述逻辑单元为与逻辑单元，包括：第八NMOS晶体管；

所述第八NMOS晶体管的栅极作为逻辑控制端，用于输入逻辑控制信号；所述第八NMOS晶体管的源极连接所述第一NMOS晶体管的源极；所述第八NMOS晶体管的漏极连接所述非易失性存储单元的源极线连接，所述第二NMOS晶体管的源极连接所述参考存储单元的源极线连接。

5.根据权利要求2所述的存算一体数据读取译码电路，其特征在于，所述逻辑单元为或逻辑单元，包括：第九NMOS晶体管；

所述第九NMOS晶体管的栅极作为逻辑控制端，用于输入逻辑控制信号；所述第九NMOS晶体管的源极连接所述第二NMOS晶体管的源极；所述第九NMOS晶体管的漏极连接所述参考存储单元的源极线连接，所述第一NMOS晶体管的源极连接所述非易失性存储单元的源极线连接。

6.根据权利要求1至5任一项所述的存算一体数据读取译码电路，其特征在于，所述非易失性存储单元为1T1R存储单元结构。

7.一种存算一体存储器，其特征在于，包括：用于接收输入数据的写入编码电路、连接所述写入编码电路的存储单元阵列、连接所述存储单元阵列的如权利要求1至6任一项所述的存算一体数据读取译码电路；

所述存算一体数据读取译码电路与所述写入编码电路连接；所述存算一体数据读取译码电路用于对存储单元中存储的数据进行读取译码。