[发明专利]芯片测试方法、设备与电路

说明书

本发明提供一种芯片测试方法、设备与电路。芯片测试方法包括：响应第一类预设测试指令控制待测芯片的接地引脚连接非零电位，所述第一类预设控制指令至少包括ODT检测指令；对所述待测芯片输出与所述预设控制指令对应的控制流，检测所述待测芯片与所述预设测试指令对应的参数并输出检测结果。本发明实施例可以无需外接上拉电压而进行芯片的ODT测试。

技术领域

本公开涉及集成电路制造领域，具体而言，涉及一种芯片测试方法、设备与电路。

背景技术

ODT(On Die Terminal，芯片终端)电阻是DRAM技术中为减少终端信号反射而设置的功能。在进行数据写入时，DRAM内部为了实现输入信号的阻抗匹配，保证输入信号质量，会在接收到写入控制信号后打开ODT电阻，打开ODT电阻的时间点会直接影响DRAM写入信号的质量。JEDEC(Joint Electron Device Engineering Council，联合电子设备工程会议)标准中明确规定了DRAM的ODT时间点(ODT Timing)要求，因此在芯片出厂前需要对芯片进行ODT Timing测试。

图1是相关技术中芯片终端、ODT电阻与自动测试设备(Auto Test Equipment，自动测试设备)连接的等效电路图。参考图1，当DRAM芯片接收到写入指令时，与ODT电阻RTT串联的开关S0闭合，待测引脚DQ通过电阻RTT下拉。为了测量电阻RTT与待测引脚DQ的连接时间点，相关技术在ATE设备端连接待测引脚DQ的信号线上设置了上拉电阻Vterm，进而，可以通过检测待测引脚DQ上的电压变化时间点，来检测ODT电阻的接入时间。

但是，随着ATE技术升级换代和其他特性测试要求，逐步淘汰了外接Vterm电压，在这种情况下，如何实现ODT Timing的测试成为一个难题。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种芯片测试方法、设备与电路，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的自动测试设备优化掉上拉电阻后，无法对芯片进行ODT测试的问题。

根据本公开的第一方面，提供一种芯片测试方法，包括：响应第一类预设测试指令控制待测芯片的接地引脚连接非零电位，所述第一类预设控制指令至少包括ODT检测指令；对所述待测芯片输出与所述预设控制指令对应的控制流，检测所述待测芯片与所述预设测试指令对应的参数并输出检测结果。

在本公开的一种示例性实施例中，所述第一类预设测试控制指令包括ODT检测指令，所述响应第一类预设控制指令控制待测芯片的接地引脚连接非零电位包括：响应ODT检测指令控制所述待测芯片的接地引脚连接第一电压。

在本公开的一种示例性实施例中，所述对所述待测芯片输出与所述预设控制指令对应的控制流，检测所述待测芯片与所述预设测试指令对应的参数并输出检测结果包括：在第一时间点对所述待测芯片输出数据写控制指令；检测所述待测芯片的目标输入输出引脚的电压发生变化的第二时间点；在所述第二时间点与所述第一时间点的差值符合预设值时，判断所述目标输入输出引脚通过ODT检测。

在本公开的一种示例性实施例中，所述第一电压小于所述待测芯片的最小电源电压。

在本公开的一种示例性实施例中，所述第一类预设控制指令包括读写同步信号时钟测试指令，所述响应第一类预设控制指令控制待测芯片的接地引脚连接非零电位包括：响应读写同步信号时钟测试指令控制所述待测芯片的接地引脚连接第二电压。

在本公开的一种示例性实施例中，所述第二电压为0.1V。

在本公开的一种示例性实施例中，还包括：响应第一类预设测试结束指令或第二类预设测试指令控制所述待测芯片的接地引脚连接零电位。