[发明专利]导体纳米线的选择性形成

说明书

本发明提供了一种方法，包括：蚀刻芯轴层以形成芯轴带，以及在芯轴带的侧壁上选择性地沉积金属线。在选择性沉积期间，通过介电掩模来掩蔽芯轴带的顶面。该方法还包括：去除芯轴层和介电掩模；用介电材料填充金属线之间的间隙；在介电材料中形成通孔开口，其中，金属线的顶面暴露于通孔开口；以及用导电材料填充通孔开口以形成通孔。

本申请是于2014年09月01日提交的申请号为201410440487.5的名称为“导体纳米线的选择性形成”的发明专利申请的分案申请。

技术领域

本发明涉及集成电路的形成，更具体地，涉及导体纳米线的选择性形成。

背景技术

在集成电路的形成中，半导体器件形成在半导体衬底上，然后通过金属层连接。

通常情况下，金属层的形成工艺包括形成金属间电介质(IMD)，在IMD中形成沟槽和通孔开口，以及在沟槽和通孔开口中填充金属材料以分别形成金属线和通孔。然而，随着集成电路不断按比例缩小，上述工艺存在缺陷。在水平尺寸(例如，相邻的多晶硅线之间的多晶硅至多晶硅(poly-to-poly)节距)持续缩小的同时，金属线和通孔的尺寸减小。然而，IMD的厚度没有相应地以与金属线和通孔的宽度相同的缩减比例减小。因此，金属线和通孔的高宽比增大，从而导致金属层的形成越来越困难。

集成电路的按比例缩小产生了若干个问题。首先，在沟槽和通孔开口中不引起缝洞(空隙)的情况下，填充沟槽和通孔开口越来越困难。此外，当金属线和通孔的横向尺寸减小时，缝洞尺寸不会成比例地减小。这不仅会引起金属线和通孔中用于传导电流的有效面积不成比例地减小，还会导致随后形成的蚀刻停止层和金属线落入缝洞内，从而导致可靠性问题。因此，用于形成金属线和通孔的工艺窗口变得越来越窄，并且金属线和通孔的形成已成为集成电路的按比例缩小的瓶颈。

发明内容

为了解决现有技术中的问题，本发明提供了一种方法，包括：蚀刻芯轴层以形成芯轴带；在所述芯轴带的侧壁上选择性地沉积金属线，其中，在所述选择性地沉积期间，通过介电掩模来掩蔽所述芯轴带的顶面；去除所述芯轴层和所述介电掩模；用介电材料填充所述金属线之间的间隙；在所述介电材料中形成通孔开口，所述金属线的顶面暴露于所述通孔开口；以及用导电材料填充所述通孔开口以形成通孔。

在上述方法中，其中，蚀刻所述芯轴层以形成所述芯轴带包括：蚀刻含硅层以形成含硅带。

在上述方法中，其中，选择性地沉积所述金属线包括：选择性地沉积铜、钨、铝或它们的合金。

在上述方法中，其中，所述方法还包括：在所述芯轴层上方形成介电掩模层，其中，蚀刻所述介电掩模层以形成所述介电掩模。

在上述方法中，其中，选择性地沉积所述金属线包括化学汽相沉积。

在上述方法中，其中，填充所述通孔开口包括化学汽相沉积。

在上述方法中，其中，所述方法还包括：在蚀刻所述芯轴层之前，在介电蚀刻停止层上方形成所述芯轴层，其中，在蚀刻所述芯轴层之后，暴露所述介电蚀刻停止层。

在上述方法中，其中，在蚀刻所述芯轴层之后，暴露位于所述芯轴层下面的导电部件，并且其中，所述金属线位于所述导电部件上方并且与所述导电部件接触。

根据本发明的另一方面，提供了一种方法，包括：形成蚀刻停止层；在所述蚀刻停止层上方形成芯轴层；在所述芯轴层上方形成介电掩模层；使用相同的蚀刻掩模蚀刻所述介电掩模层和所述芯轴层以分别形成芯轴带和介电掩模，其中，暴露所述蚀刻停止层；在所述芯轴带的侧壁表面上选择性地沉积金属线，其中，所述金属线的材料不沉积在所述介电掩模的暴露表面上和所述蚀刻停止层的暴露表面上；去除所述芯轴带和所述介电掩模；以及用介电层填充所述金属线之间的间隙。