[发明专利]工艺优化的功率半导体器件及其制造方法

说明书

本发明涉及半导体制造技术领域，具体涉及工艺优化的功率半导体器件及其制造方法，该方法包括在第一掺杂类型的半导体衬底中形成沟槽，在所述沟槽中形成第一介质层和第二介质层；去除沟槽顶部分区域一定深度的第一介质层；去除沟槽内的第二介质层，形成第二凹槽结构；在第二凹槽内形成栅氧，使凹槽侧壁底部氧化层由第一介质层、栅氧构成，厚度较厚，形成无缝隙填充的导电材料；选择性去除沟槽顶的导电材料使导电材料分离一定距离，在沟槽中形成第三凹槽和第四凹槽；在所述第三凹槽和第四凹槽填充第三介质层，减少屏蔽导体和栅极导体之间短接、漏电风险，优化GS间的电容参数，从而可以提高功率半导体器件的良率，减少可靠性风险。

技术领域

本发明涉及半导体制造技术领域，具体涉及工艺优化的功率半导体器件及其制造方法。

背景技术

功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、 VDMOS（垂直双扩散金属氧化物半导体）场效应晶体管、 LDMOS（横向扩散金属氧化物半导体）场效应晶体管以及IGBT（绝缘栅双极型晶体管）等。VDMOS场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导通状态下，电流主要沿着半导体衬底的纵向流动在功率半导体器件的高频运用中，更低的导通损耗和开关损耗是评价器件性能的重要指标。

在 VDMOS场效应晶体管的基础上，进一步发展了沟槽型MOS场效应晶体管，其中，在沟槽中形成栅极导体，在沟槽侧壁上形成栅极电介质以隔开栅极导体和半导体层从而沿着沟槽侧壁的方向在半导体层中形成沟道。沟槽（Trench）工艺由干将沟道从水平变成垂直，消除了平面结构寄生JFET电阻的响，使元胞尺寸大大缩小。在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率半导体器件中为了减小栅漏电容Cgd，进一步发展了分裂栅沟槽（Split Gate Trench缩写为SGT）型功率半导体器件，其中，栅极导体延伸到漂移区，同时栅极导体与漏极之间采用厚氧化物隔开，从而减少了栅漏电容Cgd，提高了开关速度，降低了开关损耗。与此同时屏蔽导体延伸至栅极导体下方，采用绝缘层与半导体层彼此隔开，并且与源极电极连接一起，共同接地，从而引入了电荷平衡效果，在功率半导体器件的垂直方向有了降低表面电场（Reduced Surface Field，缩写为RESURF）效应，通过越厚的屏蔽介质层厚度和越深的沟槽深度提升了耐压，同时也进一步减少导通电阻 Rdson，从而降低导通损耗。

现有技术的功率半导体器件的结构示意图如图1所示。作为示例，该功率半导体器件为沟槽栅 MOSFET功率半导体器件。

如图4所示，沟槽栅 MOSFET功率半导体器件包括位于半导体衬底10a上的外延层10b中的多个沟槽11。在沟槽中形成的第一介质层12，第一导电材料13，以及在沟槽11顶部形成的栅氧14，导电材料15。在外延上形成P型掺杂16和N型掺杂17，以及在外延及沟槽顶部形成第三介质层18、接触孔和金属层21，最终形成金属电极22，23，24。

图5示出图4所示功率半导体器件的局部放大结构示意图。

如图5所示为图4的30区域的结构放大图，其中第一导电材料13和导电材料15之间的氧化层为14b，其厚度d2≥沟槽侧壁栅氧14厚度d1。其中导电材料15高出外延表面，金属电极24通过引线孔和导电材料15的链接，其引线孔底部距离第一导电材料顶部的氧化层14b距离为d3。如果d3越小，容易出现GS漏电甚至GS短路的风险。同时在分裂栅型功率半导体器件中，栅源电容Cgs受多晶间的氧化层厚度影响，氧化层厚度越厚，电容Cgs越小，器件的开关速度更快，因此如何最大程度增加氧化层14b的厚度，优化器件参数性能是本行业人员研究的内容。