[发明专利]工艺优化的功率半导体器件及其制造方法

权利要求书

1.工艺优化的功率半导体器件的制造方法，其特征在于：方法步骤如下：

S1：以具有特定掺杂类型的半导体衬底为原料，在衬底上形成外延层，并在外延层上开设一定宽度和深度的沟槽；

S2：在外延层的表面和沟槽内依次设置第一介质层和第二介质层；

S3：采用化学机械平面化的方法去除外延层的表面和沟槽顶部的第二介质层；

S4：采用湿法或干法刻蚀去除外延层表面和沟槽顶部的第一介质层，形成第一凹槽结构；

S5：采用湿法或干法刻蚀去除沟槽内的第二介质层，形成第二凹槽结构；

S6：在第二凹槽靠外延层侧壁上采用热氧化工艺进行栅氧氧化，使得第二凹槽中形成导电材料；

S7：选择性去除沟槽中的导电材料，并使得导电材料分离一定的距离形成第三凹槽和第四凹槽；

S8：采用热氧化或化学气相沉积CVD方法，在第三凹槽和第四凹槽中填充第三介质层；

S9：选择合适的掺杂剂，采用多次离子注入的方法形成不同类型的掺杂区，然后进行热退火以激活杂质，形成器件的体内掺杂区以及需要的PN结等器件结构；

S10：采用化学气相沉积CVD的方法在外延层表面和沟槽顶部形成第四介质层，并采用光刻、刻蚀工艺选择性形成接触孔，进行接触孔注入；

S11：采用MOCVD、PVD等工艺电极Ti、TiN、W、AL、ALSI、ALCU、ALSICU等金属材料中的或多种组合填充接触孔，再采用光刻、刻蚀工艺形成金属电极。

2.根据权利要求1所述的工艺优化的功率半导体器件的制造方法，其特征在于：在步骤S1中，所述半导体衬底的材料为III-V族半导体GaAs、InP、GaN、SiC以及IV族半导体Si、Ge，所述半导体衬底为掺杂成N型的单晶硅衬底，所述外延层为掺杂成N型的单晶硅外延，所述沟槽的深度与宽度之比小于10Å。

3.根据权利要求1所述的工艺优化的功率半导体器件的制造方法，其特征在于：在步骤S2中，采用热氧化或化学气相沉积CVD的方式来形成第一介质层，热氧化包括水热氧化HTO或选择性反应氧化SRO，化学气相沉积CVD包括低压化学气相沉积LPCVD或次大气压化学气相沉积SACVD，所述第二介质层由氮化硅、氮氧化硅、多晶、非晶中一种或多种组成，所述第二介质层的厚度大于等于10A。

4.根据权利要求1所述的工艺优化的功率半导体器件的制造方法，其特征在于：在步骤S4中，采用湿法时，根据湿法腐蚀的特性，使得沟槽顶部的第一介质层会靠近外延侧壁一侧形成弧形结构。

5.根据权利要求1所述的工艺优化的功率半导体器件的制造方法，其特征在于：在步骤S5中，采用湿法或干法刻蚀，使沟槽中所有第二介质层全部去除，保留S4中形成的第一介质层形貌，形成外延表面、沟槽顶部弧形侧壁裸露的第二凹槽结构，当第二凹槽形成后，后续多晶需要填充的区域纵宽比小于沟槽的纵宽比。

6.根据权利要求1所述的工艺优化的功率半导体器件的制造方法，其特征在于：在步骤S6中，栅氧的厚度为50Å~2000Å，所述第二凹槽靠外延侧壁会出现弧形结构，使得沟槽侧壁底部的厚度与其他区域的厚度一致，所述导电材料由原位掺杂的多晶硅组成，沉积温度为500℃~800℃，方块电阻为3~20Ω，厚度为1000Å~20000Å，所述导电材料在所述沟槽内的填充无缝隙。

7.根据权利要求1所述的工艺优化的功率半导体器件的制造方法，其特征在于：在步骤S7中，所述第三凹槽对应分裂栅功率器件的屏蔽多晶区域，需要保留沟槽中间的导电材料并去除两侧导电材料，去除导电材料的区域后续需要填充介质层，所述第四凹槽对应原胞区结构，通过选择性刻蚀手段保留沟槽顶部两侧的导电材料作为分裂栅功率器件的栅极，并自上而下去除沟槽的中间区域的导电材料使导电材料分离成屏蔽多晶和栅极多晶的两段。

8.根据权利要求1所述的工艺优化的功率半导体器件的制造方法，其特征在于：在步骤S8中，热氧化包括水热氧化HTO或选择性反应氧化SRO，化学气相沉积CVD包括低压化学气相沉积LPCVD或次大气压化学气相沉积SACVD。