[发明专利]静电放电（ESD）保护电路及其操作方法

说明书

静电放电(ESD)保护电路包括第一二极管、第二二极管和ESD钳位电路。第一二极管在半导体晶圆中，并且耦接到输入输出(IO)焊盘。第二二极管在半导体晶圆中，并且耦接到第一二极管和IO焊盘。ESD钳位电路在半导体晶圆中，并且耦接到第一二极管和第二二极管。ESD钳位电路在半导体晶圆中包括第一信号抽头区域。第一信号抽头区域耦接到第一电压源。第一二极管耦接到ESD钳位电路并被配置为与ESD钳位电路共享第一信号抽头区域。本发明的实施例还提供了一种操作ESD保护电路的方法。

技术领域

本发明的实施例设计静电放电保护电路及其操作方法。

背景技术

小型化集成电路(IC)的最新趋势已导致更小的器件消耗更少的功率， 但比以前提供了更高的速度。由于各种因素，例如更薄的介电层厚度和相 关的降低的介电击穿电压，小型化工艺还增加了器件对静电放电(ESD) 事件的敏感性。ESD是电子电路损坏的原因之一，也是半导体先进技术中 的考虑因素之一。

发明内容

根据本发明的一个方面，提供了一种静电放电(ESD)保护电路，包 括：第一二极管，位于半导体晶圆中，并且耦接到输入输出(IO)焊盘； 第二二极管，位于半导体晶圆中，并且耦接到第一二极管和IO焊盘；和 ESD钳位电路，位于半导体晶圆中，耦接到第一二极管和第二二极管，ESD 钳位电路包括半导体晶圆中的第一信号抽头区域，第一信号抽头区域耦接 到第一电压源，第一二极管耦接到第一信号抽头区域并且被配置为与ESD 钳位电路共享第一信号抽头区域。

根据本发明的另一个方面，提供了静电放电保护电路，包括：第一二 极管，位于半导体晶圆中，并且耦接到第一焊盘；第二二极管，位于半导 体晶圆中，并且耦接到第一二极管和第一焊盘；内部电路，耦接到第一二 极管和第二二极管；以及ESD钳位电路，位于半导体晶圆中，通过第一节 点耦接到第一二极管并通过第二节点耦接到第二二极管，ESD钳位电路包 括耦接到电压源的第一信号抽头区域和耦接到参考电压源的第二信号抽头 区域，其中，第一二极管耦接到第一信号抽头区域并被配置为与ESD钳位 电路共享第一信号抽头区域；以及第二二极管耦接到第二信号抽头区域并 被配置为与ESD钳位电路共享第二信号抽头区域。

根据本发明的又一个方面，提供了一种操作静电放电(ESD)保护电 路的方法，方法包括：在第一节点上接收第一ESD电压，第一ESD电压 大于电压源的电源电压，第一ESD电压对应于第一ESD事件；导通第一 二极管，从而将第一ESD电流从第一二极管的第一阳极传导到第一二极管 的第一阴极；将第一ESD电流从第一二极管的第一阴极传导到ESD钳位 电路的第一信号抽头；以及通过ESD钳位电路放电第一ESD事件的第一 ESD电流。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方 面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用 于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增 大或减小。

图1是根据一些实施例的集成电路的示意框图。

图2是根据一些实施例的集成电路的示意框图。

图3A是根据一些实施例的集成电路的截面图。

图3B是根据一些实施例的集成电路的截面图。

图4是根据一些实施例的集成电路的截面图。

图5是根据一些实施例的操作ESD电路的方法的流程图。

图6是根据一些实施例的制造ESD电路的方法的流程图。

图7A-图7E是根据一个或多个实施例的集成电路的截面图。

具体实施方式