[发明专利]一种半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，包括第一导电类型衬底、第一导电类型外延层、槽结构、控制栅电极、分离栅电极、第二介质层、第三介质层、第一介质层、第二导电类型阱区、第二导电类型重掺杂区、栅介质层、第一导电类型重掺杂源区、金属、第四介质层；本发明这种结构，减小了分离栅电极与控制栅电极的耦合面积，同时，从而降低了分离栅电极与控制栅电极之间的耦合电容即栅源电容，从而实现高开关速度与低开关损耗的目标，形成一种半导体器件。

技术领域

本发明属于半导体技术领域，具体涉及一种半导体器件及其制造方法。

背景技术

Kenya Kobayashi等人的文章“100-V Class Two-step-oxide Field-PlateTrench MOSFET to Achieve Optimum RESURF Effect and Ultralow On-resistance”中提出了一种双阶分离栅Trench MOSFET，其作用可以极大地优化硅层的电场，从而可以提高耐压或在保持相同耐压下提高掺杂，进而降低导通电阻。然而，功率管理系统要求功率半导体器件具有低的寄生电容，以降低器件的开关损耗，Kenya Kobayashi等人的文章中所提出结构的分离栅与控制栅有较大的耦合面积，将导致栅电荷增加，进而降低开关时间，增加开关损耗。

因此，针对以上问题，有必要降低Kenya Kobayashi等人提出结构的大栅电荷问题，本发明的实施例就是在这种背景下出现的。

发明内容

本发明提供一种半导体器件及其制造方法，Kenya Kobayashi等人提出的结构如图1所示，其分离栅顶部较大的面积与控制栅相耦合，将导致栅源电容增加，进而导致输入电容增加，进一步地将导致开关速度变慢，开关损耗增加等问题。本发明如图2所示，在Kenya Kobayashi等人提出的基础结构上将分离栅上半部分挖空，做成U型分离栅。进一步地，控制栅被左右分开，中间由介质层隔开。进一步地，控制栅与分离栅侧壁左右分开以保证上下表面不形成耦合。这种结构，减小了分离栅电极与控制栅电极的耦合面积，从而降低了分离栅电极与控制栅电极之间的耦合电容即栅源电容，从而实现高开关速度与低开关损耗的目标，形成一种半导体器件。

为实现上述发明目的，本发明的技术方案如下：

一种半导体器件，包括第一导电类型衬底10，第一导电类型衬底10上表面有第一导电类型外延层11，第一导电类型外延层11内有槽结构12，槽结构12中包含分为左右两部分的控制栅电极15、控制栅电极15下方的分离栅电极14，其中控制栅电极15位于槽结构12的上半部分，分离栅电极14位于槽结构12的下半部分；控制栅电极15与分离栅电极14，被第二介质层132及第三介质层133共同隔开，第三介质层133位于第二介质层132上方，分离栅电极14与第一导电类型外延层11之间由第一介质层131隔开，第一导电类型外延层11上方槽结构12的两侧为第二导电类型阱区16，第二导电类型阱区16内部上方设有第二导电类型重掺杂区18，控制栅电极15与第二导电类型阱区16由栅介质层134隔开，第二导电类型阱区16上方为第一导电类型重掺杂源区19，在第一导电类型重掺杂源区19与第二导电类型重掺杂区18内打孔引出金属20，金属20与控制栅电极15之间由第四介质层135隔开。

作为优选方式，分离栅电极14的下半部分为纵向的直线型分离栅，上半部分为U型分离栅。

作为优选方式，控制栅电极15的左右两部分被第四介质层135分开。

作为优选方式，分离栅电极14的U型部分的侧壁与控制栅电极15左右错开，控制栅电极15在外侧，分离栅电极14的U型部分的侧壁在内侧。

作为优选方式，控制栅电极15由多晶硅相连接，形状包括水平段多晶硅、水平段多晶硅下方连接的左右两竖直段多晶硅，第一介质层131、第二介质层132、第三介质层133、第四介质层135都为同种介质。