[发明专利]提供时钟给通信实体层中的解串转换器的电路

说明书

本公开提供一种提供时钟给通信实体层中的解串转换器的电路。电路包含从属延迟锁相回路(DLL)，以接收输入时钟并向解串转换器提供取样时钟。此外，电路还包含主控延迟锁相回路，以接收输入时钟并将控制信号输出到所述从属延迟锁相回路以调整所述从属延迟锁相回路的取样时钟的延迟量。所述主控延迟锁相回路复制从属延迟锁相回路的电路以及回路检测，以决定要输出的控制信号。

技术领域

本发明涉及用于数据通信的两个集成电路(integrated circuit；IC)芯片之间的接口，且更具体地说，涉及一种提供时钟给通信实体层中的解串转换器的电路，所述解串转换器使用时钟将串行数据取样为并行数据。

背景技术

基于半导体集成电路的数字电子设备，例如手机、数码相机、个人数字助理(personal digital assistant；PDA)等，设计成具有更强大的功能性以适应现代数字世界中的各种应用。然而，随着半导体制造的趋势，数字电子设备意图在具有改进的功能性和更高性能的情况下变得更小和更轻。半导体装置可封装成2.5D半导体装置，其中若干电路芯片可整合为更大的集成电路，其中接触元件、插入件(interposer)或RDL层用于在芯片之间进行连接。

已提出集成扇出型(Integrated Fan-Out；InFO)和晶粒对芯片对基板(chip-on-wafer-on-substrate；CoWoS)的封装技术以封装并排组装的多个芯片。

关于整个电子电路，主电路可基于2.5D封装技术进行制造。另外，多个专用集成电路(application-specific integrated circuit；ASIC)芯片和串行器/串并转换(serializer/deserialized；SerDes)芯片可通过涉及并行总线的互连接口彼此连接地额外安置在主电路上。

待连接的两个芯片的接口通常分别包含用于彼此连接的接触元件图案。芯片的接触元件图案包含用于连接到另一芯片的接触元件的多个接触元件。

在通信中，一个芯片的接触元件与另一芯片的接触元件以并行通信的方式连接。此处，每一芯片中的通信实体层通常包含将并行数据转换成串行数据的串行器。通过一个接触元件将一组串行数据传输到另一芯片。接着，通信实体层还包含将串行数据转换成并行数据的解串转换器。

解串转换器需要适当的时钟信号以将模拟信号中的串行数据正确地取样成并行数字数据。如何提供用于解串转换器的适当的时钟信号仍然是电路设计中的问题。

发明内容

本发明提供一种通信实体层中的解串转换器的时钟，其中所述解串转换器使用时钟来适当地取样串行数据并将串行数据串并转换成并行数据。

在实施例中，本发明提供一种对通信实体层中的解串转换器提供取样时钟的电路。所述电路包含从属延迟锁相回路(delay lock loop；DLL)，接收输入时钟并向解串转换器提供取样时钟。此外，其也包含主控DLL，接收输入时钟并将控制信号输出到从属DLL以调整从属DLL的取样时钟的延迟量。所述主控DLL复制所述从属延迟锁相回路的电路及回路检测，以决定要输出的所述控制信号。

在实施例中，本发明还提供一种通信实体层，所述通信实体层包含通过连接接口从外部芯片并行接收输入时钟和多个数据信号的多个缓冲器，所述数据信号中的每一者含有一组串行数据。另外，延迟锁相回路(DLL)电路接收输入时钟以提供取样时钟。多个解串转换器分别接收数据信号和取样时钟以串并转换所述一组串行数据。所述DLL电路包含：从属DLL，接收输入时钟并对解串转换器提供取样时钟；以及主控DLL，接收输入时钟并将控制信号输出到从属DLL以调整从属DLL的取样时钟的延迟量。所述主控DLL复制所述从属延迟锁相回路的电路及回路检测，以决定要输出的所述控制信号。

为了可更好地理解前述内容，如下详细地描述附有附图的若干实施例。

附图说明