[发明专利]提供时钟给通信实体层中的解串转换器的电路

权利要求书

1.一种电路，提供取样时钟给通信实体层中的解串转换器，包括：

从属延迟锁相回路(DLL)，接收输入时钟并向所述解串转换器提供所述取样时钟；以及

主控延迟锁相回路，接收所述输入时钟并输出控制信号到所述从属延迟锁相回路，以估计所述从属延迟锁相回路的延迟并调整所述从属延迟锁相回路的所述取样时钟的延迟量，

其中所述主控延迟锁相回路复制所述从属延迟锁相回路的电路及回路检测，以决定要输出的所述控制信号。

2.根据权利要求1所述的电路，其中所述从属延迟锁相回路包含：

可调整延迟线；以及

时钟树，连接到所述延迟线以提供所述取样时钟。

3.根据权利要求2所述的电路，其中所述主控延迟锁相回路包含：

第一延迟线，接收所述输入时钟；

第二延迟线，接收所述输入时钟；

匹配延迟部，连接到所述第二延迟线，其中所述第二延迟线是复制自所述可调整延迟线处于最小延迟的状态；

复制的时钟树，连接到所述匹配延迟部，其中所述复制的时钟树复制所述从属延迟锁相回路的所述时钟树；

相位检测器，从所述第一延迟线直接接收第一时钟信号并，且通过所述匹配延迟部和所述复制的时钟树从所述第二延迟线接收第二时钟信号，其中所述相位检测器提供所述第一时钟信号与所述第二时钟信号之间的相位检测状态；以及

时钟控制单元，接收所述相位检测状态以决定所述相位检测状态是否达到设置条件，

其中所述时钟控制单元在所述相位检测状态未达到可接受的条件时在回路调整的每一回路中向所述第一延迟线和所述第二延迟线提供步进调整量，以及

其中所述时钟控制单元在所述相位检测状态达到所述设置条件时向所述从属延迟锁相回路提供所述控制信号。

4.根据权利要求3所述的电路，其中所述第一时钟信号与所述第二时钟信号之间的所述相位检测状态决定所述第一时钟信号是领先还是滞后于所述第二时钟信号。

5.根据权利要求4所述的电路，其中如所述时钟控制单元中配置的所述回路调整包含：

使所述第二延迟线增加第一量A以使得所述第二时钟的上升缘在零延迟下到达所述第一时钟信号的上升缘且接着锁定所述第二时钟信号；

使所述第一延迟线增加第二量B以使得所述第一时钟信号的上升缘到达如锁定的所述第二时钟信号的上升缘；以及

通过以下的延迟量将所述控制信号设置到所述从属延迟锁相回路的所述可调整延迟线：

当(B-A)≤T/4时，所述延迟量是(T/4)-(B-A)，其中T为具有所述时钟信号的相邻两个上升缘之间的时间间隔的时钟周期；以及

当(B-A)T/4时，所述延迟量是(5T/4)-(B-A)。

6.根据权利要求5所述的电路，其中所述延迟量是会因所述电路的操作电压和/或温度的变化而改变。

7.根据权利要求2所述的电路，还包括除频器，所述除频器对所述输入时钟的频率除频并且接着输入到所述主控延迟锁相回路。

8.根据权利要求2所述的电路，还包括内建式自测试(BIST)块，所述内建式自测试块用于执行关于取样数据的内建式自测试程序，以在优化条件下设置所述从属延迟锁相回路的所述可调整延迟线的延迟量。

9.根据权利要求8所述的电路，其中在闲置状态期间，触发所述内建式自测试块的所述内建式自测试程序,以决定所述延迟量的延迟范围，其具有能正确地取样测试数据的能力，并决定在所述延迟范围内的所述优化条件。