[发明专利]一种多层绝缘体上硅衬底及其制备方法、应用

说明书

本发明涉及一种多层绝缘体上硅衬底及其制备方法、应用。一种多层绝缘体上硅衬底，包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅层；第一硅层上交替垂直堆叠n层第二绝缘层和n层第二硅层，并且靠近第一硅层的是所述第二绝缘层；其中，n为1以上的正整数；所述第二绝缘层设有使底部相邻层裸露的凹槽，所述第二硅层充满所述凹槽并且覆盖所述第二绝缘层的上表面。本发明可用于形成3D垂直堆叠全耗尽晶体管结构，有利于减小器件的短沟道效应(decrease short channel effect)，同时多层沟道结构有利于提升器件的开态电流(Improve Ion)，在小尺寸半导体器件的制备中有望得到应用。

技术领域

本发明涉及半导体领域，特别涉及一种多层绝缘体上硅衬底及其制备方法、应用。

背景技术

半导体器件特征尺寸不断缩小，现在的工艺技术研发节点已到达3nm及以下。小尺寸下，器件的短沟道效应等严重影响器件的性能，在此情况下新材料、新器件结构、新的集成技术以及封装技术不断推出；目前已有的绝缘层上衬底主要是单层的，在实际的应用中，静电特性有所改善，但是性能提升有限，无法满足新技术的要求。

为此，特出本发明。

发明内容

本发明的主要目的在于提供一种多层绝缘体上硅衬底，其可用于形成3D垂直堆叠全耗尽晶体管结构，有利于减小器件的短沟道效应(decrease short channel effect)，同时多层沟道结构有利于提升器件的开态电流(Improve Ion)，在小尺寸半导体器件的制备中有望得到应用。

本发明的另一目的在于提供上述多层绝缘体上硅衬底的制备方法，该方法流程简单，适于批量化生产，生产效率高。

为了实现以上目的，本发明提供了以下技术方案。

一种多层绝缘体上硅衬底，包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅层；

所述第一硅层上交替垂直堆叠n层第二绝缘层和n层第二硅层，并且靠近所述第一硅层的是所述第二绝缘层；

其中，n为1以上的正整数；所述第二绝缘层设有使底部相邻层裸露的凹槽，所述第二硅层充满所述凹槽并且覆盖所述第二绝缘层的上表面。

一种多层绝缘体上硅衬底的制备方法，包括：

步骤a：提供绝缘体上硅衬底，所述绝缘体上硅衬底包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅层；

步骤b：在所述第一硅层上形成第二绝缘层；

步骤c：在所述第二绝缘层上刻蚀出凹槽，所述凹槽使底部相邻层裸露；

步骤d：形成第二硅层，充满所述凹槽并且覆盖所述第二绝缘层的上表面，之后任选进行表面平滑处理；

步骤e：重复所述步骤b至步骤d的过程n-1次，所述n为1以上的正整数。

与现有技术相比，本发明达到了以下技术效果：

本发明在现有的绝缘体上硅(SOI)上增加了多层绝缘层和硅层的堆叠，并且绝缘层上设置凹槽实现多个硅层间的电连接；这种改进后的衬底用于制作3D垂直堆叠全耗尽晶体管结构时，具有多层沟道结构，有利于减小器件的短沟道效应，同时多层沟道结构有利于提升器件的开态电流，在小尺寸半导体器件的制备中有望得到应用。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。

图1为本发明提供的SOI衬底示意图；

图2至图6本发明实施例提供的衬底制备方法中每步得到半导体结构示意图。

具体实施方式