[发明专利]一种基于相位自适应的QSPI传输数据的方法及系统

说明书

本发明公开了一种基于相位自适应的QSPI传输数据的方法及系统。它通过相位自适应方法确定QSPI总线各通道的写延时值和读延时值；根据所述写延时值和读延时值分别确定QSPI总线各通道的发送虚拟时钟和接收虚拟时钟；基于所述发送虚拟时钟实现发送数据时各通道数据的相位预偏移，基于所述接收虚拟时钟实现接收数据时各通道数据的采集及处理，从而实现数据的准确传输。本发明有效提高了数传输过程中的信号质量、提高了数据发送速度以及准确性。

技术领域

本发明属于信号处理技术领域，具体涉及一种基于相位自适应的QSPI传输数据的方法及系统。

背景技术

作为存储芯片的一种，flash不仅具备电子可擦除可编程（EEPROM）的性能，还可以快速读取数据（NVRAM的优势），使数据不会因为断电而丢失。由于Flash以上优点，所以在对于LCD/OLED模组进行修复时，可以用Flash来存储模组端相关参数，实现Demura的功能。

其实际运用场景如下：模组进行Demura修复动作，需先由烧录器（即FPGA）（采用QSPI总线方式通信）将算法演算的数据烧录到模组Flash中。开电时，TCONN MST芯片会通过SPI总线去读取模组端的数据，获得Demura数据并在模组上显示出来。在此应用场景中，FPGA与Flash需要经过中继器件，PCB与PCB之间采用导线连接，随着中继器件的增加以及导线的长度增加，所以FPGA与Flash之间存在较大延时。这个延时导致现有技术只能以20M左右的速率对Flash进行读写。

由于场景需求，FPGA与Flash之间传输距离较远，且中间还存在多级中继器件，如图1所示，这将导致数据在收发过程中，AB两端的波形存在较大差异。发送数据时，A端即FPGA接口处，clk 、d0、d1、d2、d3之间的关系，如图2所示。经各级中继器件传输后，数据接收端B端接收到的信号如图３所示；QSPI上数据传输速率为50MHz时，由于传输路径的差异，各信号之间存在接近15ns的时间差，随着中继器件的增加，这个时间差将会更大，这个时间差将直接导致数据发送的失败，只能降低传输速率。

相同的，当FPGA接收Flash返回的数据时，Flash管脚即B端发送的信号如图４所示；由于QSPI在数据传输过程中，时钟总是有master端产生，所以返回的数据将会产生更大的延时。FPGA接收flash返回的数据时的信号如图５所示，在实际测量过程中，d0、d1、d2、d3相对其理论情况下最大的延时达到近30ns，如果QSPI传输的速度为50MHz，则数据的延时超过了１个周期，所以只能通过降低传输速率来解决这个问题。由于信号的延时，板间数据传输速度最大不能超过30MHz,无法满足高速率传输要求。

发明内容

本发明的目的就是为了解决上述背景技术存在的不足，提供一种基于相位自适应的QSPI传输数据的方法，提高数传输过程中的信号质量，提高数据发送速度以及准确性。

本发明采用的技术方案是：一种基于相位自适应的QSPI传输数据的方法，包括以下步骤：

通过相位自适应方法确定QSPI总线各通道的写延时值和读延时值；

根据所述写延时值和读延时值分别确定QSPI总线各通道的发送虚拟时钟和接收虚拟时钟；

基于所述发送虚拟时钟实现发送数据时各通道数据的相位预偏移，基于所述接收虚拟时钟实现接收数据时各通道数据的采集及处理，从而实现数据的准确传输。

进一步地，所述相位自适应方法确定QSPI总线各通道的写延时值和读延时值包括以下步骤：

1）进行QSPI一线写数据相位自适应确定发送数据时一线通道的延时值；

2）根据所述一线通道的延时值进行QSPI多线读数据相位自适应确定QSPI总线各通道的读延时值；

3）根据QSPI各通道的读延时值进行QSPI多线写数据相位自适确定QSPI总线各通道的写延时值。