[发明专利]用于超高电压的半导体器件及其制造方法

说明书

一种制造半导体器件的方法可包括：提供超高电压(UHV)组件，所述超高电压组件包括源极区及漏极区；以及在UHV组件的顶表面上形成氧化物层。所述方法可包括：将低电压端子连接到UHV组件的源极区；以及将高电压端子连接到UHV组件的漏极区。所述方法可包括：在设置在UHV组件的漏极区上方的氧化物层的表面上形成屏蔽结构；形成连接到屏蔽结构且连接到高电压端子的高电压内连线；以及形成连接屏蔽结构与低电压端子的金属布线。

技术领域

本发明的实施例是有关于一种用于超高电压的半导体器件及其制造方法。

背景技术

半导体材料及设计的技术进步已产生几代半导体器件，其中每一代具有比前一代更小且更复杂的组件。然而，这些进步已增加了处理及制造半导体器件的复杂性。因此每半导体器件面积的内连组件的数量已增大，同时可使用制作工艺形成的最小组件的几何大小已减小。

发明内容

本发明实施例提供一种制造半导体器件的方法，所述方法包括提供超高电压(UHV)组件，超高电压组件包括源极区及漏极区；在超高电压组件的顶表面上形成氧化物层；将低电压端子连接到超高电压组件的源极区；将高电压端子连接到超高电压组件的漏极区；在设置在超高电压组件的漏极区上方的氧化物层的表面上形成屏蔽结构；形成连接到屏蔽结构且连接到高电压端子的高电压内连线；以及形成连接屏蔽结构与低电压端子的金属布线。

本发明实施例提供一种半导体器件，包括衬底、氧化物层、低电压端子、高电压端子、屏蔽结构、高电压内连线以及金属布线。衬底包括源极区及漏极区。氧化物层形成在衬底的顶表面上。低电压端子耦合到衬底的源极区。高电压端子耦合到衬底的漏极区。屏蔽结构形成在设置在衬底的漏极区上方的氧化物层的表面上，其中屏蔽结构包括绕组多晶硅线。高电压内连线耦合到屏蔽结构且耦合到高电压端子。金属布线将屏蔽结构与低电压端子耦合。

本发明实施例提供一种制造半导体器件的方法，所述方法包括提供包括源极区及漏极区的衬底；在衬底的顶表面上形成氧化物层；将低电压端子连接到衬底的源极区；将高电压端子连接到衬底的漏极区，其中高电压端子被配置成接收比低电压端子被配置成接收的电压大小来得大的电压大小；在设置在衬底的漏极区上方的氧化物层的表面上形成屏蔽结构，其中屏蔽结构包括一条或多条绕组多晶硅线；形成连接到屏蔽结构且连接到高电压端子的高电压内连线；以及形成连接屏蔽结构与低电压端子的金属布线。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1是其中可实施本文中阐述的系统和/或方法的示例性环境的图；

图2A到图2J是在制造本文中阐述的示例性半导体器件中涉及的一个或多个示例性操作的图；

图3是图1所示一个或多个工具和/或器件的示例性组件的图；

图4是提供用于超高电压(ultra-high voltage，UHV)半导体器件的屏蔽结构的示例性工艺的流程图；

图5是本文中所阐述的包括图2A到图2J所示示例性半导体器件的示例性电路的图。

具体实施方式

以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。