[发明专利]一种半导体器件结构及其制造方法、高电子迁移率晶体管在审

专利信息
申请号: 202110261627.2 申请日: 2021-03-10
公开(公告)号: CN115084257A 公开(公告)日: 2022-09-20
发明(设计)人: 王彦富;王博;封瑞泽;童志航;刘桐;丁芃;丁武昌;周静涛;杨枫;苏永波;金智 申请(专利权)人: 中国科学院微电子研究所
主分类号: H01L29/778 分类号: H01L29/778;H01L29/06;H01L21/336
代理公司: 北京辰权知识产权代理有限公司 11619 代理人: 刘贺秋
地址: 100029 *** 国省代码: 北京;11
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摘要:
搜索关键词: 一种 半导体器件 结构 及其 制造 方法 电子 迁移率 晶体管
【说明书】:

发明能够提供一种半导体器件结构及其制造方法、高电子迁移率晶体管。该半导体器件结构包括但不限于半导体衬底、多层台面层、功能层、帽层、栅极、源极及漏极。多层台面层设置于半导体衬底上方,功能层设置于多层台面层上;功能层用于形成沟道和势垒。帽层设置于功能层上,帽层上开设有凹槽。栅极形成于该凹槽内,栅极与功能层接触。源极和漏极均设置于帽层上。与现有技术相比,本发明能够提供一种具有双层台面或多层台面结构的异质集成半导体器件,能够极大地提升异质集成半导体器件的性能和可靠性。基于多层台面结构提升了用于连接源漏极和栅极的金属结构可靠性,本发明还能够有助于更充分利用异质衬底的优良电学特性。

技术领域

本发明涉及半导体器件技术领域,更为具体来说,本发明涉及一种半导体器件结构及其制造方法、高电子迁移率晶体管。

背景技术

在后摩尔定律时代,通过减小晶体管尺寸方式提升半导体器件集成度变得越来越困难。于是有人提出了异质集成的概念,而且给出了异质集成的发展方向,异质集成技术可以集成的器件例如包括:射频/模拟电子系统中的双极器件、低频模数混合信号系统的CMOS器件、MEMS等机械量检测器件以及光电转换器件等。

但是,由于现有技术存在的局限,经常会出现异质集成结构的晶体管内金属结构发生断裂的问题,例如用于与源漏极或栅极连接的金属,导致半导体器件的良率下降,所以亟需得到改进。

发明内容

为解决现有异质集成结构的晶体管内金属结构易发生断裂的问题,本发明提供了一种半导体器件结构及其制造方法、高电子迁移率晶体管,以达到提高晶体管良率等一个或多个技术目的。

为实现上述的技术目的,本发明能够提供一种半导体器件结构,该半导体器件结构可包括但不限于半导体衬底、多层台面层、功能层、帽层、栅极、源极及漏极。多层台面层设置于所述半导体衬底上方,功能层设置于所述多层台面层上;其中所述功能层用于形成沟道和势垒。帽层设置于所述功能层上,所述帽层上开设有凹槽。栅极形成于所述凹槽内,所述栅极与所述功能层接触。源极设置于所述帽层上,漏极设置于所述帽层上。

进一步地,该半导体器件结构还包括中间介质层。中间介质层形成于所述半导体衬底上,所述多层台面层形成于所述中间介质层上。

进一步地,所述中间介质层包括至少一层苯并环丁烯层和/或至少一层二氧化硅层。

进一步地,所述多层台面层包括至少一层第一台面层和至少一层第二台面层,所述第二台面层尺寸小于所述第一台面层尺寸。所述第一台面层形成于所述中间介质层上,所述第二台面层形成于所述第一台面层上。

进一步地,所述半导体衬底为半导体异质衬底。

为实现上述的技术目的,本发明还能够提供一种高电子迁移率晶体管,该高电子迁移率晶体管可包括但不限于本发明任一实施例的半导体器件结构。

为实现上述技术目的,本发明还能够提供一种半导体器件结构的制造方法,该制造方法可包括但不限于如下的至少一个步骤。

基于键合工艺在半导体异质衬底上形成中间介质层和外延层。

以所述外延层为基础形成多层台面层、功能层以及帽层。

在所述帽层上开设凹槽。

在所述帽层上方形成源极和漏极。

在所述帽层上开设的所述凹槽内形成栅极,并使所述栅极与所述帽层相接触。

进一步地,所述基于键合工艺在半导体异质衬底上形成中间介质层和外延层包括:

提供半导体异质衬底且在所述半导体异质衬底上形成第一键合层。

提供磷化铟衬底且在所述磷化铟衬底上依次形成外延层、介质层以及第二键合层。

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