[发明专利]非易失性存储器、存储器系统及非易失性存储器的控制方法

说明书

本实施方式提供一种能够高速执行压缩的非易失性存储器、存储器系统及非易失性存储器的控制方法。根据本实施方式，非易失性存储器具备存储器芯片及指令处理部。在从控制器接收到用于压缩的第1指令的情况下，指令处理部将从存储器芯片的第1位置读取的数据保存在存储器中，将用于判断数据是否有效的有效判断信息发送到控制器，在从控制器接收到用于压缩的第2指令及特定出有效数据的有效特定信息的情况下，将存储器所保存的数据中的有效数据写入到存储器芯片的第2位置。

[相关申请的交叉参考]

本申请享有以日本专利申请2020-148337号(申请日：2020年9月3日)为基础申请的优先权。本申请通过参照此基础申请而包括基础申请的全部内容。

技术领域

本实施方式涉及一种非易失性存储器、存储器系统及非易失性存储器的控制方法。

背景技术

SSD(Solid State Drive，固态驱动器)是存储器系统的一例。SSD具备诸如NAND(Not-And，与非)型闪速存储器之类的非易失性存储器。非易失性存储器例如具备多个块。各个块可以成为抹除数据的一个单位。SSD为了继续进行动作，执行如下压缩(compaction)，即，收集以片断状态保存在非易失性存储器的多个块中的多个有效数据，并将所收集的多个有效数据一起写回到非易失性存储器的至少一个块。通过压缩来整理非易失性存储器的块。

发明内容

本实施方式提供一种能够高速执行压缩的非易失性存储器、存储器系统及压缩方法。

根据本实施方式，非易失性存储器具备存储器芯片及指令处理部。指令处理部按照从控制器接收到的指令，控制对存储器芯片进行的数据写入或读取。在从控制器接收到用于对存储器芯片进行压缩的第1指令的情况下，指令处理部将从存储器芯片的第1位置读取的数据保存在存储器中，向控制器发送用于判断数据是否有效的有效判断信息，在从控制器接收到用于对存储器芯片进行压缩的第2指令及特定出有效数据的有效特定信息的情况下，将存储器所保存的数据中的有效数据写入到存储器芯片的第2位置。

附图说明

图1是表示具备本实施方式的非易失性存储器的存储器系统的构成的一例的框图。

图2是用来说明压缩的概要的图。

图3是表示本实施方式的存储器系统的控制器所具备的存储装置的用途的例子的图。

图4是表示本实施方式的处理器与指令处理部的协作的例子的框图。

图5是表示本实施方式的非易失性存储器的构成的一例的框图。

图6是表示本实施方式的存储器芯片中的页与帧的关系的例子的图。

图7是例示按照本实施方式的压缩读取指令从2个存储器面读取的帧的变化的图。

图8是例示按照本实施方式的压缩写入指令向2个存储器面写入的帧的变化的图。

图9是表示由本实施方式的存储器系统执行的有效帧判断的例子的图。

图10是表示为了压缩中的读取而从控制器向指令处理部发送的指令的例子的图。

图11是表示为了压缩中的写入而从控制器向指令处理部发送的指令的例子的图。

图12是表示本实施方式的控制器与指令处理部的协作的例子的图。

图13是表示由本实施方式的指令处理部及控制器执行的处理的一例的流程图。

图14是表示本实施方式的非易失性存储器的制造方法的一例的图。

图15是表示比较例的存储器系统的构成的一例的框图。