[发明专利]制造半导体器件的方法

说明书

本技术提供一种制造半导体器件的方法。所述方法包括：形成初始源极结构；在所述初始源极结构上形成层叠结构，所述层叠结构包括第一材料层和第二材料层；形成贯通所述层叠结构的初始存储层；形成穿过所述层叠结构的沟槽；通过对所述第二材料层的被所述沟槽暴露的部分进行表面处理来形成第一缓冲图案；以及形成覆盖所述第一缓冲图案的保护层。

技术领域

本公开涉及一种制造半导体器件的方法，更具体地说涉及一种制造三维半导体器件的方法。

背景技术

半导体器件包括由金属氧化物半导体场效应晶体管(MOSFET)配置成的集成电路。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的按比例缩减也逐渐加速。

然而，MOSFET的尺寸缩小可能会导致短沟道效应等，从而导致半导体器件的操作特性劣化。因此，在克服由于半导体器件的高集成度而造成的局限性的同时，研发了形成性能更优异的半导体器件的各种方法。

此外，这样的集成电路的目的是提高操作的可靠性，并降低功耗。因此，在较小的空间内制造出具有更高可靠性和更低功耗的器件的方法也在研发中。

发明内容

根据本公开的一个实施方式的制造半导体器件的方法可以包括：形成初始源极结构；在所述初始源极结构上形成层叠结构，所述层叠结构包括第一材料层和第二材料层；形成贯通所述层叠结构的初始存储层；形成贯通所述层叠结构的沟槽；通过对所述第二材料层的被所述沟槽暴露的部分进行表面处理来形成第一缓冲图案；以及形成覆盖所述第一缓冲图案的保护层。

根据本公开的一个实施方式的制造半导体器件的方法可以包括：形成初始源极结构；在所述初始源极结构上形成层叠结构，所述层叠结构包括第一材料层和第二材料层；形成贯通所述层叠结构的初始存储层；形成贯通所述层叠结构的沟槽；形成与所述第一材料层重叠的缓冲图案；以及形成覆盖所述缓冲图案的保护层。

根据本公开的一个实施方式的制造半导体器件的方法可以包括：形成源极牺牲层；形成其中第一材料层和第二材料层交替层叠的层叠结构；形成贯通所述层叠结构的沟道结构；形成贯通所述层叠结构的沟槽；通过对所述第一材料层的被所述沟槽暴露的侧壁进行表面处理来形成缓冲图案；在所述沟槽中形成覆盖所述缓冲图案的保护层；通过选择性地去除所述源极牺牲层形成腔；以及在所述腔中形成连接到所述沟道结构的源极层。

附图说明

图1A是根据本公开的一个实施方式的半导体器件的平面图。

图1B是沿图1A的线A-A'剖切的剖视图。

图2A至图2M是用于描述制造根据图1A和图1B的半导体器件的方法的剖视图。

图3A至图3K是用于描述根据本公开的一个实施方式的制造半导体器件的方法的剖视图。

图4是示出根据本公开的一个实施方式的存储系统的配置的框图。

图5是示出根据本公开的一个实施方式的计算系统的配置的框图。

具体实施方式

根据本说明书或本申请中公开的概念的实施方式的具体结构或功能描述仅用于描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可以以各种形式实施，并且不应解释为限于本说明书或本申请中描述的实施方式。

可以理解的是，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。因此，一些实施方式中的第一元件在其它实施方式中可以被称为第二元件，而不偏离本公开的教导。

此外，将理解的是，当一个元件被称为与另一个元件“连接”或“联接”时，该元件可以直接与另一个元件连接或联接，或者可以存在中间元件。相反，当一个元件被称为与另一个元件“直接连接”或“直接联接”时，不存在中间元件。