[发明专利]一种通过选择性外延提升器件性能的方法

说明书

本发明提供一种通过选择性外延提升器件性能的方法，提供半导体结构，该半导体结构包括基底、位于该基底上的两个MOS结构；在两个MOS结构之间的基底上刻蚀形成U型槽；在U型槽内外延生长缓冲层；在U型槽的缓冲层上生长体层；在体层上通过生长帽层并刻蚀该帽层的方法，得到在体层100晶面厚度均匀的帽层。本发明由于帽层的生长在体层不同晶面上厚度都很均匀，从而有效保护体层免受后面工艺影响，进而提升期间的性能。

技术领域

本发明涉及半导体技术领域，特别是涉及一种通过选择性外延提升器件性能的方法。

背景技术

针对14nm PMOS source/drain区，先通过干法刻蚀形成U型槽，然后在槽内生长SiGeB,SiGeB分为三层，如图1所示，图1显示为现有技术中选择性外延工艺的PMOS器件结构示意图，紧贴槽壁的一层为缓冲层L1(buffer layer),中间为体层L2(bulk layer),最外面为帽层L3(cap layer)。由于工艺问题，L3层在L2层的100晶面比较厚，而在111晶面很薄，甚至没有生长。这样会导致在后续刻蚀或清洗工艺中对L2的破坏，从而影响应力。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种通过选择性外延提升器件性能的方法，用于解决现有技术中选择性外延工艺中体层不能有效被帽层包裹，从而体层被破坏导致漏电的问题。

为实现上述目的及其他相关目的，本发明提供一种通过选择性外延提升器件性能的方法，该方法至少包括以下步骤：

步骤一、提供半导体结构，该半导体结构包括：基底、位于该基底上的两个MOS结构；

步骤二、在所述两个MOS结构之间的基底上刻蚀形成U型槽；

步骤三、在所述U型槽内外延生长缓冲层；

步骤四、在所述U型槽的所述缓冲层上生长体层；

步骤五、在所述体层上通过生长帽层并刻蚀该帽层的方法，得到在所述体层100晶面厚度均匀的帽层。

本发明还提供一种通过选择性外延提升器件性能的方法，该方法至少包括以下步骤：

步骤一、提供半导体结构，该半导体结构包括：基底、位于该基底上的两个MOS结构；

步骤二、在所述两个MOS结构之间的基底上刻蚀形成U型槽；

步骤三、在所述U型槽内外延生长缓冲层；

步骤四、在所述U型槽的所述缓冲层上生长体层；

步骤五、在所述体层上通过两次反复生长、刻蚀帽层的方法，得到在所述体层100晶面厚度均匀的帽层。

优选地，步骤二中利用等离子体干法刻蚀在所述两个MOS结构之间的基底上刻蚀形成U型槽。

优选地，步骤一中的所述两个MOS结构为PMOS或NMOS结构。

优选地，步骤五中生长帽层的方法为外延生长法，生长温度为500～800℃。

优选地，步骤五中外延生长所述帽层的压力为1～100torr。

优选地，步骤五中外延生长所述帽层所采用的气体包括SiH2Cl2、SiH4、GeH4、PH3、HCL、H2、N2中的至少一种。

优选地，步骤五中外延生长所述帽层所采用的气体的流量为1sccm～1000sccm。

优选地，步骤五中外延生长所述帽层所采用的载气为氢气和氮气。

优选地，步骤五中外延生长所述帽层所采用的氢气和氮气的流量为1slm～50slm。