[发明专利]针对计算机总线的非投递式写事务

说明书

系统和设备可以包括控制器和命令队列，以缓冲进入设备的传入写请求。控制器可以通过链路从客户端将事务层分组(TLP)中非投递式写请求(例如，延迟存储器写(DMWr)请求)接收到命令队列；确定命令队列可以接受DMWr请求；从TLP识别成功完成(SC)消息，该成功完成消息指示DMWr请求被接受到命令队列中；并通过链路将指示DMWr请求已被接受到命令队列中的SC消息发送到客户端。控制器可以接收第二TLP中第二DMWr请求；确定命令队列已满；并响应于命令队列已满而发送要发送到客户端的存储器请求重试状况(MRS)消息。

本申请是2020年3月18日提交的申请号为202010193031.9的专利申请的分案申请。

相关申请的交叉引用

根据35 U.S.C.§119(e)，本公开要求于2019年4月19日提交的美国临时专利申请序列号62/836,288的权益，其全部内容通过引用合并于此。

背景技术

中央处理单元(CPU)执行通用计算任务，例如运行应用软件和操作系统。图形处理器、图像处理器、数字信号处理器和固定功能加速器可处理诸如图形和图像处理之类的特殊计算任务。在当今的异构机器中，每种类型的处理器以不同的方式编程。与当今的通用处理器相比，大数据处理时代要求以更低的能耗获得更高的性能。加速器(例如，定制的固定功能单元或定制的可编程单元)正在帮助满足这些需求。

附图说明

图1是示出根据本公开的实施例的包括多核处理器的计算系统的框图的实施例的示意图。

图2是根据本公开的实施例的示例加速器设备的示意图。

图3是示例计算机系统的示意图，该示例计算机系统包括加速器和通过多协议链路耦合到处理器的一个或多个计算机处理器芯片。

图4是根据本公开的实施例的示例工作队列实现的示意图。

图5是示例数据流式传输加速器(DSA)设备的示意图，该示例数据流式传输加速器设备包括接收通过I/O结构接口提交的描述符的多个工作队列。

图6A至图6B是示出根据本公开的实施例的示例共享工作队列实现的示意图。

图7A-图7D是示出根据本公开的实施例的示例延迟存储器写(DMWr)请求和响应消息流的示意图。

图8是根据本公开的实施例的用于执行可缩放工作提交的过程流程图。

图9A是根据本公开的实施例的64位DMWr分组定义的示意图。

图9B是根据本公开的实施例的32位DMWr分组定义的示意图。

图10示出了包括互连架构的计算系统的实施例。

图11示出了包括分层堆栈的互连架构的实施例。

图12示出了在互连架构内要生成或接收的请求或分组的实施例。

图13示出了用于互连架构的发射器和接收机对的实施例。

图14示出了包括处理器的计算系统的框图的另一实施例。

图15示出了包括多个处理器插槽的计算系统的框的实施例。

具体实施方式