[发明专利]一种屏蔽栅场效应晶体管的介质层的制造方法及相关产品

说明书

本申请公开了一种屏蔽栅场效应晶体管的介质层的制造方法及相关产品。首先形成屏蔽栅的裸露位置对应的氧化介质层；其后在裸露位置对应的氧化介质层上形成第一掩膜层；接着对屏蔽栅的侧壁的氧化介质层进行刻蚀，并在刻蚀过程中以第一掩膜层保护裸露位置对应的氧化介质层；最后去除残留的第一掩膜层。该方法以氧化工艺替代了填充工艺来形成介质层，对于高深宽比的器件不易形成介质层内的空洞，避免了填充工艺对器件沟槽侧壁和顶端的破坏，提升器件的良率。该方法中还免除了平坦化的操作，使工艺步骤得到简化，成本也更加低廉。因此，该制造方法具有更好的应用前景，以此方法制造出的屏蔽栅场效应晶体管具有更加稳定的性能和质量。

技术领域

本申请涉及半导体制造技术领域，尤其涉及一种屏蔽栅场效应晶体管的介质层的制造方法及相关产品。

背景技术

屏蔽栅场效应晶体管全称为屏蔽栅沟槽金属氧化物半导体场效应晶体管(Shielded Gate Trench Metal-Oxide-Semiconductor Field Effect Transistor,SGT-MOSFET)相较于其他的沟槽型场效应晶体管，具有较低的导通电阻、较低的栅漏电容Cgd和较高的耐压等性能优势，因此SGT-MOSFET在半导体集成电路具有灵活的应用。SGT-MOSFET的制造中较为关键的一道工艺就是形成栅极之间的层间介质，此介质层需要有一定的厚度来保证栅极之间不产生漏电。

传统的介质层工艺流程通常包括湿法刻蚀、介质沉积、化学机械抛光、光刻、刻蚀和去胶等工艺步骤来形成，工艺步骤多而复杂，工艺成本高。从图1A至图1E依次示意了当前一种制造屏蔽栅场效应晶体管的介质层的流程。图1A示出了通过光刻和干刻工艺形成的屏蔽栅①。采用湿法刻蚀的工艺去除晶体管侧壁的氧化层②后的示意图如图1B。图1C示出了采用填充工艺填充出的绝缘的介质层④。以平坦化工艺平坦介质层④，并去除掩膜层③后，效果如图1D。最后，采用光刻工艺并湿法回刻剩余的介质层④到特定深度，去胶形成了栅极间介质层，如图1E。

由于未来半导体器件的小尺寸趋势，应用的SGT-MOSFET的沟槽宽度将越来越小，对沟槽的深宽比提升有着明确的需求。以图1A至图1E的工艺流程为例，较小的沟槽宽度增大了介质的填充难度，容易形成填充空洞。如此容易带来漏电风险，器件失效的概率大，器件加工良率低。此外，介质填充工艺容易损伤SGT-MOSFET沟槽侧壁和顶端，造成电性能异常。因此，制造SGT-MOSFET器件的介质层已面临工艺瓶颈。

发明内容

本申请提供了一种屏蔽栅场效应晶体管的介质层的制造方法及相关产品，以提升器件良率，简化工艺流程。

第一方面，本申请提供了一种屏蔽栅场效应晶体管的介质层的制造方法。在该制造方法中包括以下步骤：

首先在已于沟槽中形成好的屏蔽栅的裸露位置上氧化出的氧化介质层；其后在裸露位置对应的氧化介质层上形成第一掩膜层；接着，对屏蔽栅的侧壁的氧化介质层进行刻蚀，在刻蚀过程中利用前面步骤形成的第一掩膜层保护前面提及的屏蔽栅裸露位置对应的氧化介质层；最后去除残留的第一掩膜层。

该制造方法中，屏蔽栅顶部的氧化介质层是通过氧化工艺得到的，而非填充出来的，因此不易形成空洞。在制造高深宽比的屏蔽栅场效应晶体管等器件时，通过氧化工艺来形成屏蔽栅顶部的氧化介质层具有明显的优势，不易破坏沟槽的侧壁和顶端，从而保证了器件的性能完善，良率高。由于该方法中不需要借助填充工艺来形成氧化介质层，因此该方法中还免除了平坦化的操作，简化了工艺流程，从而制造成本也更加低廉。