[发明专利]沟槽栅半导体器件及其制造方法

说明书

本发明公开了一种沟槽栅半导体器件，包括：在第一外延层中形成的体区，栅极沟槽穿过体区，栅极导电材料层将栅极沟槽的底部区域完全填充，源区形成在栅极沟槽的顶部区域的侧面的第一外延层中且通过带角度离子注入自对准形成；在栅极导电材料层的表面形成有顶部介质层，顶部介质层的侧面覆盖源区的部分厚度；源接触孔的底部自对准形成在顶部介质层顶部的栅极沟槽中，源区和源接触孔侧面接触实现源区引出。本发明还公开了一种沟槽栅半导体器件的制造方法。本发明不需要源接触孔和沟槽栅之间满足横向隔离的对准，能降低器件的步进和降低寄生三极管的基区电阻并同时提高工艺窗口和可生产性。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽栅半导体器件。本发明还涉及一种沟槽栅半导体器件的制造方法。

背景技术

MOSFET的寄生三极管的导通容易导致MOSFET烧毁，对于MOSFET耐用性有很大影响。抑制寄生三极管导通的主要方法就是降低寄生三极管的基区寄生电阻(Rb)，保证器件在非钳位感性开关(Unclamped Inductive Switching，UIS)情况下可以耐受更大的雪崩能量。

现有第一种沟槽栅半导体器件：

降低Rb的一种方法就是增加Rb路径上的掺杂浓度，如图1所示，是现有第一种沟槽栅半导体器件的结构示意图；以N型沟槽栅MOSFET为例，现有第一种沟槽栅半导体器件包括：

在N型的外延层101上形成有P型体区102即P型基区(base)，在P型体区102的表面形成有N+掺杂的源区103。沟槽栅包括形成有栅极沟槽中的栅介质层如栅氧化层104和填充的多晶硅栅105。图1中多晶硅栅105还延伸到栅极沟槽外的源区103的表面上并和所述源区103之间隔离有氧化层104。

在源区103和P型体区102的顶部还形成有穿过层间膜106的接触孔(CT)107，接触孔107的顶部连接到由正面金属层108组成的源极。

P型体区102底部的外延层101作为漂移区，在漂移区的底部还形成有由N+区组成的漏区。被多晶硅栅105侧面覆盖的P型体区102的表面会形成沟道。

寄生三极管由源区103、P型体区102和N型的漂移区和漏区组成，其中P型体区102作为寄生三极管的基区。为了降低Rb，增加了P型注入区102a，所述P型注入区102能增加基区的掺杂浓度从而降低Rb。P型注入区102为P+掺杂，P型注入区102的深度需要不会影响器件的阈值电压即Vth，在不影响Vth的条件下尽量降低Rb值。这种方法需要增加一次额外光罩(Mask)。

现有第二种沟槽栅半导体器件：

降低Rb的另外一个思路就是减小Rb的有效长度；可以通过缩小接触孔到栅极即沟槽栅(CT to Gate)的距离来实现，也可以单独或者结合CT硅凹陷(silicon recess)来实现。

缩小接触孔到沟槽栅的距离瓶颈在于光刻对准工艺，若该距离很小，则微小的套刻(OVL)偏差对于器件面内均匀性都有较大影响，不利于器件耐用性的增强。如图2所示，是现有第二种沟槽栅半导体器件的结构示意图；同样以N型MOSFET为例，图2中包括了多个器件单元结构，现有第二种沟槽栅半导体器件包括：

N型外延层201和形成于N型外延层201表面的P型体区202，在P型体区202的表面形成有N+掺杂的源区203。沟槽栅包括形成有栅极沟槽中的栅介质层如栅氧化层204和填充的多晶硅栅205。

在源区203的顶部还形成有穿过层间膜206的接触孔208，接触孔208的顶部连接到由正面金属层209组成的源极。源区203顶部的接触孔208的底部还形成有由P+区组成的体引出区207，体引出区207穿过源区203实现P型体区202和接触孔208的连接。

P型体区202底部的外延层201作为漂移区，在漂移区的底部还形成有由N+区组成的漏区210。