[发明专利]鳍式晶体管及其制造方法

说明书

本发明公开了一种鳍式晶体管包括：形成于鳍体上的栅极结构、源区和漏区。源漏区的形成区域的鳍体中形成有嵌入式外延层。栅极结构的形成区域由伪栅极结构定义，嵌入式外延层自对准形成在伪栅极结构两侧的鳍体中，源漏区形成在嵌入式外延层中。源漏区的形成区域中的鳍体具有第一关键尺寸。沟道区的形成区域中的鳍体在伪栅极结构去除前具有第一关键尺寸以及在伪栅极结构去除后被刻蚀而具有缩小的第二关键尺寸。本发明还公开了一种鳍式晶体管的制造方法。本发明能同时改善短沟道效应和改善嵌入式外延层的工艺结构质量以及降低源漏区的引出电阻。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种鳍式晶体管。本发明还涉及一种鳍式晶体管的制造方法。

背景技术

相对于平面式晶体管，鳍式晶体管(FinFET)具有立体式沟道结构，故具有更好的导通电流和关断电流特性；也能改善短沟道效应(SCE)，如漏感应势垒降低效应(DIBL)和亚阈值斜率(SS)都能得到改善。如图1所示，是现有鳍式晶体管的立体结构图；所述鳍式晶体管包括鳍体102，所述鳍体102由形成于硅衬底101上的硅材料形成的纳米条或纳米片组成。同一硅衬底101上的各所述鳍体102平行排列且各所述鳍体102之间隔离有介质层103。

栅极结构覆盖在部分长度的所述鳍体102的顶部表面和侧面，被所述栅极结构覆盖的所述鳍体102的表面用于形成沟道。从图1可以看出，在所述鳍体102的顶部表面和两个侧面都具有如箭头108所示的沟道。如图2所示，是所述鳍体102的剖面结构图，可以看出，所述鳍体102的材料为硅，故器件导通时沟道直接由硅材料的反型层组成。

图1中，所述栅极结构包括叠加而成的栅介质层104和栅导电材料层105。所述栅介质层104的材料为栅氧化层；或者，所述栅介质层104的材料包括高介电常数材料(HK)。所述栅导电材料层105为金属栅(MG)；或者，所述栅导电材料层105为多晶硅栅。

源区106和漏区107形成在所述栅极结构两侧的所述鳍体102中。

为了改善器件的性能，通常还会引入嵌入式外延层，所述嵌入式外延层形成在所述栅极结构两侧的所述鳍体102中即所述源区106和所述漏区107的形成区域中，所述源区106和所述漏区107则会形成在所述嵌入式外延层中，由于所述嵌入式外延层的晶格结构和所述鳍体102的晶格结构不同，故会对所述源区106和所述漏区107之间的沟道区引入有利于提升载流子迁移率的应力，N型器件通常需要在沟道区引入拉应力而P型器件则需要在沟道区中引入压应力。N型器件的嵌入式外延层的材料通常采用SiP，P型器件的嵌入式外延层通常采用SiGe。

发明内容

本发明所要解决的技术问题是提供一种鳍式晶体管，既能够满足小技术节点时改善沟道区的短沟道效应的要求，又能够避免对短沟道效应改善时影响到源漏区的嵌入式外延层的工艺结构以及源漏区的引出电阻。为此，本发明还提供一种鳍式晶体管的制造方法。

为解决上述技术问题，本发明提供的鳍式晶体管包括：形成于鳍体上的栅极结构、源区和漏区。

栅极结构覆盖在所述源区和所述漏区之间的所述鳍体的顶部表面和侧面，且被所述栅极结构所覆盖的所述鳍体形成沟道区。

所述源区和所述漏区的形成区域的所述鳍体中形成有嵌入式外延层。

所述栅极结构的形成区域由伪栅极结构定义，所述嵌入式外延层自对准形成在所述伪栅极结构两侧的所述鳍体中，所述源区和所述漏区形成在所述嵌入式外延层中。

所述源区和所述漏区的形成区域中的所述鳍体具有第一关键尺寸。

所述沟道区的形成区域中的所述鳍体在所述伪栅极结构去除前具有第一关键尺寸以及在所述伪栅极结构去除后被刻蚀而具有缩小的第二关键尺寸。

所述第一关键尺寸用于改善所述嵌入式外延层的工艺结构以及降低所述源区和所述漏区的寄生电阻。