[发明专利]非易失性存储器模块的错误报告

说明书

一种存储器控制器包括命令队列、存储器接口队列和非易失性错误报告电路。所述命令队列接收包括易失性读取、易失性写入、非易失性读取和非易失性写入在内的存储器访问命令，以及输出。所述存储器接口队列具有耦合到所述命令队列的所述输出的输入，以及用于耦合到非易失性存储类存储器(SCM)模块的输出。所述非易失性错误报告电路识别与所述非易失性SCM模块相关联的错误条件，并将所述错误条件从与所述非易失性SCM模块相关联的第一数量的可能错误条件映射到第二较小数量的虚拟错误类型，以用于报告给主机操作系统的错误监测模块，所述映射至少基于所述错误条件会或不会对运行在所述主机操作系统上的可执行进程产生有害影响的分类。

背景技术

计算机系统通常将廉价且高密度的动态随机存取存储器(DRAM)芯片用于主存储器。目前销售的大多数DRAM芯片都与联合电子装置工程委员会(JEDEC)颁布的各种双倍数据速率(DDR)DRAM标准兼容。DDR存储器控制器用于根据已发布的DDR标准管理各种存储器访问代理与DDR DRAM之间的接口。

具有持久性存储装置的非易失性双列直插式存储器模块(“NVDIMM-P”)是在一些应用中可用于代替标准DDR DIMM但包括持久性存储器的存储类存储器。然而，这些存储器包括不同于DDR错误条件的多种类型的错误条件。此外，与NVDIMM-P相关联的错误条件对使用存储器的操作系统和运行进程的影响不同于与标准DDR DIMM相关联的错误条件的影响。

附图说明

图1以框图形式示出了现有技术中已知的加速处理单元(APU)和存储器系统；

图2以框图形式示出了根据一些实施方案的适用于与图1类似的APU中的存储器控制器；

图3以框图形式示出了根据一些实施方案的数据处理系统；

图4以框图形式示出了根据一些实施方案的非易失性缓冲器；

图5是示出根据一些实施方案的计算机系统上的非易失性存储器使用情况的框图；以及

图6是根据一些实施方案的用于错误报告的过程的流程图。

在以下描述中，在不同附图中使用相同的附图标记来指示类似或相同的项目。除非另有说明，术语“被耦合”及其相关联的动词形式包括通过本领域已知的方法的直接连接和间接电气连接，并且除非另有说明，否则直接连接的任何描述意味着使用合适的间接电气连接形式的替代实施方案。

具体实施方案

一种存储器控制器包括命令队列、存储器接口队列和非易失性错误报告电路。所述命令队列具有用于接收包括易失性读取、易失性写入、非易失I生读取和非易失性写入在内的存储器访问命令的第一输入以及输出，并且具有多个条目。所述存储器接口队列具有耦合到所述命令队列的所述输出的输入，以及用于耦合到非易失性存储类存储器(SCM)模块的输出。所述非易失性错误报告电路识别与所述非易失性DIMM相关联的错误条件，并将所述错误条件从与所述非易失性SCM模块相关联的第一数量的可能错误条件映射到第二较小数量的虚拟错误类型，以用于报告给主机操作系统的错误监测模块。所述映射至少基于所述错误条件会或不会对运行在所述主机操作系统上的可执行进程产生有害影响的分类。

一种方法包括接收包括易失性存储器读取、易失性存储器写入、非易失性存储器读取和非易失性存储器写入在内的多个存储器访问请求。所述方法将用于实现所述存储器访问请求的存储器访问命令置于存储器接口队列中，并将所述存储器访问命令从所述存储器接口队列传输到耦合到非易失性存储类存储器(SCM)模块的存储器通道。基于通过所述存储器通道接收的信息，识别了与所述存储器通道相关联的错误条件。将所述错误条件从与所述非易失性SCM模块相关联的第一数量的可能错误条件映射到第二较小数量的虚拟错误类型，以用于报告给主机操作系统的错误监测模块，所述映射至少基于所述错误条件会或不会对运行在所述主机操作系统上的可执行进程产生有害影响的分类。