[发明专利]具有非目标ODT功能的输出缓冲电路

说明书

本文公开一种设备，其包含：数据端子；第一输出晶体管，其连接于所述数据端子与供应第一电源电势的第一电源线之间；第一三态电路，其包含连接到所述第一输出晶体管的控制电极的输出节点、被配置成将所述输出节点驱动到第一逻辑电平的第一上拉晶体管，以及被配置成将所述输出节点驱动到第二逻辑电平的第一下拉晶体管；和第二三态电路，其包含连接到所述第一输出晶体管的所述控制电极的输出节点、被配置成将所述输出节点驱动到所述第一逻辑电平的第二上拉晶体管，以及被配置成将所述输出节点驱动到所述第二逻辑电平的第二下拉晶体管。所述第二上拉晶体管和下拉晶体管具有不同于所述第一上拉晶体管和下拉晶体管的阈值电压。

背景技术

例如DRAM的半导体装置具有使输出缓冲器用作端接电阻器的ODT功能。近年来，存在其中具有低阈值的晶体管用于输出缓冲器的前级中的电路中以增加通到输出缓冲器的数据路径的速度的情况。因此，当这类半导体装置在半导体装置处于未被选择状态时执行使输出缓冲器用作端接电阻器的非目标ODT操作时，存在在半导体装置处于未被选择状态中时泄漏电流增加的问题。

发明内容

根据本文中所公开的至少一个实例，一种设备可包含数据端子；第一输出晶体管，其连接于所述数据端子与供应第一电源电势的第一电源线之间；第一三态电路，其包含连接到所述第一输出晶体管的控制电极的输出节点、被配置成将所述输出节点驱动到第一逻辑电平的第一上拉晶体管，以及被配置成将所述输出节点驱动到第二逻辑电平的第一下拉晶体管；和第二三态电路，其包含连接到所述第一输出晶体管的所述控制电极的输出节点、被配置成将所述输出节点驱动到所述第一逻辑电平的第二上拉晶体管，以及被配置成将所述输出节点驱动到所述第二逻辑电平的第二下拉晶体管，其中所述第二上拉晶体管和下拉晶体管具有不同于所述第一上拉晶体管和下拉晶体管的阈值电压。

根据本文中所公开的至少一个实例，一种设备可包含数据端子；输出晶体管，其连接于所述数据端子与供应第一电源电势的第一电源线之间；第一三态电路，其包含连接到所述输出晶体管的控制电极的输出节点；第二三态电路，其包含连接到所述输出晶体管的所述控制电极的输出节点；和第三三态电路，其包含连接到所述输出晶体管的所述控制电极的输出节点，其中当速度模式信号指示高速模式时激活所述第一三态电路，其中当所述速度模式信号指示低速模式时激活所述第二三态电路，且其中当激活非目标ODT信号时激活所述第三三态电路而不考虑所述速度模式信号。

附图说明

图1是示出根据本公开的半导体装置的配置的框图。

图2A是示出包含在I/O电路中的数据输出系统的电路的框图。

图2B是示出上拉电路的配置的框图。

图2C是示出下拉电路的配置的框图。

图2D是示出上拉预加重电路的配置的框图。

图2E是示出下拉预加重电路的配置的框图。

图3是用于解释上拉数据和下拉数据的流动的示意图。

图4是更详细地示出下拉电路中的信号路径的电路图。

图5A和5B是调整电路的电路图。

图6是下拉侧的预加重电路的电路图。

图7是更详细地示出上拉电路中信号路径的电路图。

图8是上拉侧的预加重电路的电路图。

图9是根据本公开的实施例的用于解释半导体装置的操作的时序图表。

图10是示出电源门控操作和重置信号之间的关系的时序图表。

图11是示出其中重置信号的改变时序按电势改变实例的时序图表。

图12是示出当速度模式信号的模式切换时的重置信号的改变时序的时序图表。

具体实施方式