[发明专利]具有非目标ODT功能的输出缓冲电路

权利要求书

1.一种设备，其包括：

数据端子；

第一输出晶体管，其连接于所述数据端子与供应第一电源电势的第一电源线之间；

第一三态电路，其包含连接到所述第一输出晶体管的控制电极的输出节点、被配置成将所述输出节点驱动到第一逻辑电平的第一上拉晶体管，以及被配置成将所述输出节点驱动到第二逻辑电平的第一下拉晶体管；和

第二三态电路，其包含连接到所述第一输出晶体管的所述控制电极的输出节点、被配置成将所述输出节点驱动到所述第一逻辑电平的第二上拉晶体管，以及被配置成将所述输出节点驱动到所述第二逻辑电平的第二下拉晶体管，

其中所述第二上拉晶体管和下拉晶体管具有不同于所述第一上拉晶体管和下拉晶体管的阈值电压。

2.根据权利要求1所述的设备，

其中所述第一三态电路的所述输出节点当激活第一模式信号时进入高阻抗状态，且

其中所述第二三态电路的所述输出节点当解除激活所述第一模式信号时进入高阻抗状态。

3.根据权利要求2所述的设备，

其中所述第一模式信号是非目标ODT信号，且

其中所述第二上拉晶体管和下拉晶体管的阈值电压高于所述第一上拉晶体管和下拉晶体管的阈值电压。

4.根据权利要求1所述的设备，其中所述第一三态电路另外包含与所述第一上拉晶体管串联连接的第一开关晶体管，以及与所述第一下拉晶体管串联连接的第二开关晶体管。

5.根据权利要求4所述的设备，其中所述第一开关晶体管和第二开关晶体管的栅极绝缘膜厚于所述第一上拉晶体管和下拉晶体管的栅极绝缘膜。

6.根据权利要求5所述的设备，其中所述第一开关晶体管和第二开关晶体管具有彼此相同的导电类型。

7.根据权利要求4所述的设备，其中所述第一三态电路另外包含连接于所述第一上拉晶体管与所述第一开关晶体管之间的第一调整电路，以及连接于所述第一下拉晶体管与所述第二开关晶体管之间的第二调整电路。

8.根据权利要求7所述的设备，其中第一调整电路和第二调整电路中的每一个包含并联连接的多个调整晶体管。

9.根据权利要求8所述的设备，其中所述调整晶体管受回转速率代码信号控制。

10.根据权利要求3所述的设备，其中所述第一上拉晶体管和下拉晶体管中的一个在读取操作期间基于第一数据信号进入接通状态。

11.根据权利要求10所述的设备，其中所述第一上拉晶体管在写入操作期间进入接通状态。

12.根据权利要求10所述的设备，其另外包括第三三态电路，所述第三三态电路包含连接到所述第一输出晶体管的所述控制电极的输出节点、被配置成将所述输出节点驱动到所述第一逻辑电平的第三上拉晶体管，以及被配置成将所述输出节点驱动到所述第二逻辑电平的第三下拉晶体管，

其中所述第三上拉晶体管和下拉晶体管具有与所述第一上拉晶体管和下拉晶体管相同的阈值电压，且

其中基于第二模式信号激活所述第一三态电路和第三三态电路中的一个。

13.根据权利要求12所述的设备，其中所述第二模式信号指示所述第一数据信号的频率。

14.根据权利要求10所述的设备，其另外包括：

第二输出晶体管，其连接于所述数据端子与供应第二电源电势的第二电源线之间；和

第四三态电路，其包含连接到所述第二输出晶体管的控制电极的输出节点、被配置成将所述输出节点驱动到所述第一逻辑电平的第四上拉晶体管，以及被配置成将所述输出节点驱动到所述第二逻辑电平的第四下拉晶体管，

其中所述第二上拉晶体管和下拉晶体管的阈值电压高于所述第四上拉晶体管和下拉晶体管的阈值电压。