[实用新型]非易失性存储器集成电路

说明书

本公开的实施例涉及非易失性存储器集成电路。在一个实施例中，集成电路包括：被组织成存储器字的行和列的存储器平面，每个存储器字包括存储器单元，并且每个存储器单元包括具有控制栅极和浮置栅极的状态晶体管；以及写入电路装置，该写入电路装置被配置为在编程阶段通过向不属于所选择的存储器字的存储器单元的状态晶体管的控制栅极施加第一非零正电压来对所选择的存储器字进行编程。

技术领域

实施例和实现方式涉及非易失性存储器集成电路。

背景技术

通常，通过包括擦除阶段和编程阶段的写入循环，将数字数据写入EEPROM存储器。

EEPROM存储器通常包括存储器平面，存储器平面被组织成存储器字的行和列，每个存储器字包括存储器单元。

常规地，存储器单元包括：具有浮置栅极和控制栅极的状态晶体管、以及用于将电压传输至状态晶体管的漏极的存取晶体管。

存储器单元可以具有由浮置栅极的电荷限定的两个状态，并且因此能够记录数字数据的比特(例如，通常在擦除状态下为“0”，而在编程状态下为“1”)。

擦除操作和编程操作通过借助Fowler-Nordheim效应将正电荷或负电荷注入到存储器单元的状态晶体管的浮置栅极上来实现。

特别地，编程操作包括(按照惯例)将正电荷注入到存储器单元的状态晶体管的浮置栅极上。被编程的存储器单元被称为所选择的。

为了将电荷注入到浮置栅极上，例如常规地通过向控制栅极施加零电压并向漏极施加高振幅正电压(13V)，在状态晶体管的控制栅极和漏极区域之间生成大约13V的电势差。

为了减小存储器单元的尺寸，已提出了所谓的分压架构，使得可以减小耦合因子和编程期间所涉及的电压。

分压架构提出将适中振幅的负电压施加到状态晶体管的控制栅极，并且将适中振幅的正电压施加到状态晶体管的漏极区域。这使得可以在耦合系数较低、电压更适中的状态晶体管上实现相同的 Fowler-Nordheim电场。

话虽如此，在分压架构中，如在更常规的架构中，特别地存在未选择的单元的杂散(stray)编程的问题。

具体地，正字线电压被施加到未选择的行的存储器字中的存储器单元的存取晶体管的栅极，特别是以避免存取晶体管中的泄漏和击穿。现在，杂散的正电压可以经由以这种方式控制的存取晶体管传输到状态晶体管的漏极。这可能导致非常弱的杂散隧道电流，杂散隧道电流重复趋于对状态晶体管的浮置栅极充电，可能最终将最初处于擦除状态的单元更改为编程状态，从而破坏了所存储的数据项。关于这两个问题，需要建立关于字线电压的折衷方案，并且折衷方案可能导致非最优的编程条件。

实用新型内容

为了至少部分或全部地解决现有技术中存在的问题，例如在分压架构中存在杂散编程的问题，本公开的实施例提供了一种非易失性存储器集成电路。

在第一方面，公开了一种非易失性存储器集成电路，该非易失性存储器集成电路包括：存储器平面，被组织为存储器字的行和列，每个存储器字包括存储器单元，并且每个存储器单元包括具有控制栅极和浮置栅极的状态晶体管；以及写入电路装置，被配置为：在编程阶段期间，通过向不属于所选择的存储器字的存储器单元的状态晶体管的控制栅极施加第一非零正电压，对所选择的存储器字进行编程。

根据一个实施例，每个存储器单元还包括与状态晶体管串联的存取晶体管，存取晶体管被连接到相应位线，其中同一行的存取晶体管的栅极被耦合到字线，并且其中集成电路的写入电路被配置为：在编程阶段期间，向所选择的存储器单元的位线以外的位线以及未选择的行的字线施加第一非零正电压。