[实用新型]芯片封装结构

说明书

本申请提供一种芯片封装结构，其包括一基板、一感测芯片、一环状挡墙、多个导线及一封装材料，基板表面具有一芯片贴装区及多个打线接点，感测芯片贴装于芯片贴装区，感测芯片具有一用以接收环境信息的感测区及多个电接点，环状挡墙设于感测芯片并围绕感测区，环状挡墙间隔于感测区与该些电接点之间，该些导线分别连接于该些打线接点及该些电接点之间，封装材料设于基板及感测芯片的部分表面而包覆该些打线接点、电接点及导线，环状挡墙所围绕的区域未设有封装材料。

技术领域

本申请是有关于一种封装技术，特别是一种非扇出型封装的芯片封装结构及其制法。

背景技术

微机电(MEMS)通常包含一个微处理器和一个用以取得环境信息的微型传感器，因此，一个微机电芯片上通常具有一个可直接或至少间接接触环境信息的感测区，这些感测区可能必须裸露，并且不会被常规封装材料包覆。

现有微机电芯片贴装于电路基板后，可能利用打线技术实现微机电芯片与电路基板的电性连接，但由于无法使用常规封装材料覆盖感测区，这使得金线直接裸露于外界，装置的信赖性严重不足。

为了解决前述问题，扇出型封装的方法被提出，通过在微机电芯片上设置具有流体通道的扇出层，实现避免导线裸露，同时又允许感测区可直接或间接接触环境信息。但另一方面，扇出型封装的制程复杂、昂贵，显著增加了微机电的设置成本。

实用新型内容

有鉴于此，本申请的主要目的在于提供一种非扇出型封装方式的芯片封装技术。

为了达成上述及其他目的，本申请提供一种芯片封装结构，其包括一基板、一感测芯片、一环状挡墙、多个导线及一封装材料，基板表面具有一芯片贴装区及多个打线接点，感测芯片贴装于芯片贴装区，感测芯片具有一用以接收环境信息的感测区及多个电接点，环状挡墙设于感测芯片并围绕感测区，环状挡墙间隔于感测区与该些电接点之间，该些导线分别连接于该些打线接点及该些电接点之间，封装材料设于基板及感测芯片的部分表面而包覆该些打线接点、电接点及导线，环状挡墙所围绕的区域未设有封装材料。

本申请通过在感测芯片上增设一环状挡墙，这使得感测芯片贴装于基板后，仍可使用封装材料针对性地将打线接点、电接点及导线封装包覆，但又保护感测区不被封装材料污染，从而不但免除了繁复、成本高的扇出型封装制程，同时又避免导线裸露而衍生的信赖性不足问题，满足微机电产业长期存在的需求。

有关本申请的其它功效及实施例的详细内容，配合附图说明如下。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本申请其中一实施例的剖面示意图；

图2为本申请其中一实施例的俯视示意图；

图3至图9为本申请其中一实施例的制程步骤示意图。

符号说明

1：晶圆 2：工作面 3：干膜

4：光罩 5：模具 5A：上模

5A1：内模面 6：第一腔室 7：第二腔室

10：基板 11：芯片贴装区 12：打线接点

20：感测芯片 21：感测区 22：电接点

30：环状挡墙 31：外环面 32：顶面