[发明专利]一种高精度数据延迟线的物理实现结构

说明书

本发明公开了一种高精度数据延迟线的物理实现结构，包括衬底和安装在衬底上的若干级element；每一级element中的元件包括缓冲器、反相器、第一与非门、第二与非门和第三与非门；第n级element中的元件与第(n‑1)级element中的元件沿X轴对称；每一级element的第三与非门与其相邻element的第三与非门之间连接线等长；每一级element的第一与非门与其相邻element的缓冲器之间连接线等长。本发明按照不同级数的element以及每一级element中的元件的连接关系摆放每一个元件，实现相邻级element之间的物理连线不被其他信号串扰影响，满足数据延迟线的每一级相移相同的要求，提高数据延迟线实现效率。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种高精度数据延迟线的物理实现结构。

背景技术

数字延迟线(Digital Delay Line，DDL)主要实现的功能是将数字信号做特定的延迟在输出实现一定的相移特性。数字延迟线优势在于工艺兼容。数字延迟线广泛应用于通信系统、测量仪器、彩色电视系统等中。随着通信带宽速度提升以及测量精确度的进一步提高，数字延迟线的精度要求也随之提升。

针对数字延迟线物理实现方式，数字物理设计者一般会使用EDA工具完成自动化摆放，通过时序报告抓取比较每一级输入的物理延时长度，通过ECO方式调整标准单元驱动大小以及绕线最终满足物理延时长度分别等长的要求，但是不同元件间的绝对物理延时长度往往不可控，会造成每一级相移存在一定偏差。

发明内容

本发明目的在于，提一种高精度数据延迟线的物理实现结构，按照物理就近原则顺次摆放每一级element，实现数字延迟线中每一级element的延迟时间相同，且各级元件的物理连线不被其他信号串扰影响。

为实现上述目的，本发明实施例提供一种高精度数据延迟线的物理实现结构，包括衬底和安装在衬底上的若干级element；每一级element中的元件包括缓冲器、反相器、第一与非门、第二与非门和第三与非门；其中，反相器的输入端接收选通信号；所述第一与非门的不同输入引脚分别连接所述缓冲器的输出端和所述反相器的输出端；所述第二与非门的不同输入引脚分别连接所述缓冲器的输出端和接收选通信号；所述第三与非门的输入引脚连接所述第二与非门的输出端；第n级element中的元件与第(n-1)级element中的元件沿X轴对称；第n级element的第三与非门的输出端与第(n-1)级element的第三与非门的输入端相连，且每一级element的第三与非门与其相邻element的第三与非门之间连接线等长；第(n-1)级element的第一与非门的输出端与第n级element的缓冲器的输入端相连，且每一级element的第一与非门与其相邻element的缓冲器之间连接线等长。

优选地，第1级element的缓冲器的输入端作为数据延迟线的输入端，第三与非门的输出端作为数据延迟线的输出端；最后一级element的第三与非门的输出端接高电平。

优选地，每一级element按照物理就近原则顺次摆放安装于衬底上。

优选地，每一级element中的元件按照反相器、缓冲器、第一与非门、第二与非门、第三与非门的顺序依次排列，固定在所述衬底上。

优选地，在数据延迟线表面覆盖有均匀间隔排列且互不相交的vss金属线。

优选地，数据延迟线中的各元件间的连线以绕线最短实现物理绕接电线，并在绕接的电线外设置有阻挡层。

本发明的实施例，具有如下有益效果：