[发明专利]一种宇航级集成电路总剂量屏蔽方法及抗辐照加固效果验证方法

权利要求书

1.一种宇航级集成电路总剂量屏蔽方法，其特征在于：该方法包括如下步骤：

(1)组装工艺设计：针对集成电路芯片抗辐照加固设计中最核心的耐受温度，对芯片选型、粘片、键合和密封工艺进行设计，使集成电路组装过程中能够耐受300℃温度；

(2)封装外壳设计：从封装外壳结构和外形尺寸进行总剂量屏蔽设计。

2.根据权利要求1所述的宇航级集成电路总剂量屏蔽方法，其特征在于：步骤(1)组装工艺设计包括如下步骤(1a)-(1d)：

(1a)芯片选择：对所使用的芯片进行耐温测试：首先对裸芯片进行晶圆测试，通过测试后，说明晶圆上的裸芯片电性能是良好的；然后，对晶圆进行高温烘焙，高温烘焙的条件是300℃烘焙1小时；高温烘焙之后，再对晶圆进行电性能测试，如果电性能良好，则可以选择该芯片，否则必须更换芯片；

(1b)粘片工艺：芯片与外壳焊接时应选择高温合金为焊接材料进行焊接，或者选择耐受温度在300℃以上的高温胶以粘合方式焊接芯片；

(1c)键合工艺：键合时选用铝丝作为键合丝(优选丝径32μm的Al-Si丝)；

(1d)密封工艺：选择平行缝焊密封工艺完成盖板和管壳之间的密封。

3.根据权利要求2所述的宇航级集成电路总剂量屏蔽方法，其特征在于：步骤(1b)中，所述焊接中选择的高温合金为铅铟银合金片、铅锡银合金片、金硅合金片或金锗合金片，焊接时不宜选择温度较低的金锡合金片或锡铅焊料等。

4.根据权利要求2所述的宇航级集成电路总剂量屏蔽方法，其特征在于：步骤(2)封装外壳设计过程中，采用引脚从外壳侧面四周引出的扁平化结构，以便于尽可能的提高外壳的面积和高度比，同时在外壳的上部及下部均设置屏蔽层，以达到最大的屏蔽效果；扁平化结构设计，可以增加屏蔽材料与外壳之间的附着力，使其在应力、温度等环境中提高屏蔽结构的整体可靠性。

5.根据权利要求4所述的宇航级集成电路总剂量屏蔽方法，其特征在于：步骤(2)封装外壳设计过程中，外壳上下表面的屏蔽层距离外壳最外框有1-2mm的工艺边界；外壳的上部屏蔽层和下部屏蔽层距离芯片平面距离不超过1mm；所述屏蔽层可以设置于外壳的上下表面，或者，上屏蔽层可内嵌于腔体内，下屏蔽层可内嵌于壳体背面，即壳体背面预留下屏蔽层的安装凹槽；只要保证上、下屏蔽层分别覆盖在芯片上下表面即可；上下屏蔽层的面积均应大于芯片面积，屏蔽层每边边长至少较芯片边长大0.5mm以上，在保证附着强度的前提下，不破坏封装结构强度。

6.根据权利要求4所述的宇航级集成电路总剂量屏蔽方法，其特征在于：所述屏蔽层是由内侧的二次电离吸收层和外侧的主屏蔽层形成的双层复合结构；在GEO轨道造成总剂量效应的空间辐射源主要是质子和电子，主屏蔽层用来直接阻挡质子和电子，二次电离吸收层用于吸收质子和电子作用在主屏蔽层以后产生的二次电离。

7.根据权利要求6所述的宇航级集成电路总剂量屏蔽方法，其特征在于：所述主屏蔽层的材料为高原子序数的金属或非金属材料，优选纳米氧化铋、纳米钨、纳米钽或纳米铅等金属；主屏蔽层的厚度为0.2-0.4mm(优选0.3mm)，主屏蔽层中掺杂0.5～2wt.％的镧系稀土元素；

所述二次电离吸收层的材料为低原子序数的金属，优选铝；二次电离吸收层的厚度为0.1-0.3mm(优选0.15mm)。

8.根据权利要求7所述的宇航级集成电路总剂量屏蔽方法，其特征在于：所述屏蔽层采用焊接、粘接、冷喷涂或原子沉积工艺制备于外壳上，工艺温度应控制在350℃以内。