[发明专利]一种高速RS译码器

说明书

本发明针对高速传输的通信系统，提供了一种实现硬件资源少，速度快的高速RS译码器，包括伴随多项式运算模块、欧几里得算法模块、钱搜索和福尼算法模块，以及纠错模块；伴随多项式运算模块用于对输入的p*m bit接收码进行处理，得到n‑k个伴随子s_i i∈[0,n‑k‑1]，从而得到包含n‑k项的伴随多项式；欧几里得算法模块用于计算x^2t与所述伴随多项式的最大公约数，通过n‑k次迭代生成错误位置多项式和错误值多项式；2t＝n‑k；钱搜索和福尼算法模块用于对所述错误位置多项式和错误值多项式进行数据预处理、并行分流为p路数据，计算p路数据的错误图样；纠错模块用于对所述p*m bit接收码和所述p路数据的错误图样按高低位进行异或操作，完成纠错并输出。

技术领域

本发明涉及通信中的译码领域，具体涉及一种高速RS译码器。

背景技术

随着光纤通信技术的发展与普及，光网络的性能迎来了新的挑战。由于现实中的各种需求，光网络需要满足距离远，速率高，存储大的要求，但是伴随满足这些需求的同时会产生大量的误码，对接收器的纠错能力是一个巨大的挑战，所以前向纠错技术(FEC)就变得十分重要。而Reed-Solomon码(RS码)属于一种性能优良的前向纠错技术，并且特别适合纠正突发错码，因此广泛应用于无线通讯，光通讯，存储系统等方面。RS译码器中包括伴随多项式计算，关键方程计算，错误图样计算以及纠错过程，随着通信系统传输速率的提高，译码器的硬件资源需求和延时越来越大。目前RS现有并行译码电路在RS(544,514)码长、8路并行情况下，吞吐量可达36Gbit/s；在RS(255,239)码长、3路并行情况下，吞吐量为11.4Gbit/s。但是现有的并行译码电路设计没有提出在数据高速传输情况下针对长码的译码方案。因此，在高速率的通信系统中如何设计出一款高速且硬件资源少的译码电路就成为了必须要解决的问题。

发明内容

本发明针对高速传输的通信系统，提供了一种实现硬件资源少，速度快的高速RS译码器，由于处理数据效率较高，因而本发明可以应对长码。

本发明的技术方案是：

一种高速RS译码器，其特殊之处在于：

包括伴随多项式运算模块、欧几里得算法模块、钱搜索和福尼算法模块，以及纠错模块；

伴随多项式运算模块用于对输入的p*m bit接收码进行处理，得到n-k个伴随子s_ii∈[0,n-k-1]，从而得到包含n-k项的伴随多项式；

欧几里得算法模块用于计算x^2t与所述伴随多项式的最大公约数，通过n-k次迭代生成错误位置多项式和错误值多项式；2t＝n-k；

钱搜索和福尼算法模块用于对所述错误位置多项式和错误值多项式进行数据预处理、并行分流为p路数据，计算p路数据的错误图样；

纠错模块用于对所述p*m bit接收码和所述p路数据的错误图样按高低位进行异或操作，完成纠错并输出。

进一步地，伴随多项式运算模块包括p路并行的伴随子预处理模块、伴随多项式计算模块和输出控制模块；

p路并行的伴随子预处理模块用于对当前输入的p路m bit数据均乘以α⁰,α¹,...,α^n-k-1，再与下次输入的p路mbit数据进行累加，经P次迭代后将n-k个结果输出至伴随多项式计算模块；

伴随多项式计算模块由多路选择器、数据存储器及n-k个伽罗华域乘法器构成；

多路选择器用于根据伴随子预处理模块输出的p个计算结束标志信号，单周期内仅选通其中一路伴随子预处理模块的结果输出；

数据存储器存储用于存储以p为倍数的伽罗华域乘法因子