[发明专利]一种基于存内计算的卷积加速计算系统及方法

说明书

本发明公开了一种基于存内计算的卷积加速计算系统及方法，在存储模式下，将卷积核和输入特征图数据按行串行加载进存内计算IP中，在存储模式下将卷积运算中的恒定参数卷积核与待处理的输入特征图加载到存储器中，然后切换至运算模式，通过有序控制存内计算IP串行完成操作数的乘法、部分和累加以及操作数的切换步骤，利用卷积加速控制结构将卷积运算的所有步骤按周期进行无缝衔接，采用硬件替代软件进行时序调度，避免复杂的软件指令引入的效率损失，从而有效发挥存内计算IP在实际大规模数据并行处理中的效能优势。本发明将卷积运算进行算力加速，以降低卷积运算的时间开销，为人工智能的实时性提供技术支撑。

技术领域

本发明属于集成电路设计领域，涉及一种基于存内计算的卷积加速计算系统及方法。

背景技术

当前，提高AI芯片性能和效能的关键之一在于卷积运算的高效执行。在传统冯·诺伊曼体系结构中，计算与存储分离的体系造成内存的存取速度严重滞后于处理器的计算速度，遭遇到了所谓的存储墙(Memory Wall)问题。从目前学术界研宄情况来看，计算与存储融合一体的结构是一个较好的解决方案，由于运算和存储一体化不需要数据总线来搬运数据，不仅能解决数据总线寄生电压和寄生电阻带来传递延时和多余功耗问题，而且还能解决处理器运算速度和存储器存储速度不匹配问题，这种方法被称为存内计算(Process-in-Memory，PIM)。然而，目前新型存储器在工艺的成熟性和稳定性方面还有所欠缺，仅限于理论和实验研究阶段，工业应用前景尚不明朗。因此，通过在既有成熟的CMOS工艺基础上进行存内计算IP开发，并进一步实现基于存内计算的卷积加速控制结构成为研究热点。

当前，存内计算的研究方向主要分为两类：一类是基于新材料、新器件进行算力挖掘，如中国专利“非易失性存内计算芯片及其运算控制方法”，申请号201910713399.0，它基于非易失性存储器进行结构修改，其优势在于存储的数据掉电不丢失，但缺点是工艺成熟度不高，结构复杂；另一类则是通过对成熟的SRAM结构进行定制化修改，如中国专利“一种适用于全连接二值化神经网络的存内计算电路”，申请号201910623458.5，它则是利用成熟的SRAM结构进行存储单元结构扩展，使其在位线上具备模拟运算的能力。这种基于SRAM结构的存内计算以其工艺成熟，结构简单，成为工程化应用潜力巨大的研究热点，如密歇根大学发表的“Neural Cache:Bit-Serial In-Cache Acceleration of Deep NeuralNetworks”，它完全复用SRAM的6T存储单元，仅在外围电路增加较少的数字逻辑实现逻辑运算，通过SRAM庞大的位线资源实现大规模并行计算能力。而目前SRAM结构在存内IP计算中，需要采用软件指令引入导致效率低下，无法实现大规模数据并行，导致无法在人工智能中有效进行应用。

发明内容

本发明的目的在于提供一种基于存内计算的卷积加速计算系统及方法，以克服现有技术的不足。

为达到上述目的，本发明采用如下技术方案：

一种基于存内计算的卷积加速计算方法，包括以下步骤：

S1，在存储模式下，将卷积核和输入特征图数据按行串行加载进存内计算IP中；

S2，当数据加载完毕后，在存内计算IP内首先以元素为单位逐位进行乘法运算，当一个元素乘法完成后再逐位进行加法运算获得部分和累加结果；

S3，当一个元素的乘加运算结束后，如果一次卷积没有结束，则保持卷积核不变，将输入特征图元素地址移动至下一个元素起始地址，重复进行乘法和加法运算，直至整个卷积核元素均执行完毕得到计算结果，将计算结果在存储模式下进行读取，即可完成存内计算的卷积加速计算。

进一步的，将卷积核与输入特征图的对应区域进行乘累加得到一个位置输出结果，然后按步长在输入特征图上移动并进行相同操作。

进一步的，具体的，将卷积核的元素写入SRAM每行固定位置，同时将输入特征图不同的数据加载到SRAM各行中，最终在列方向将形成初始化结果。