[发明专利]半导体器件

说明书

本发明公开了一种半导体器件。所述半导体器件包括：存储阵列结构，包括多个存储串、多个局部位线和多个全局位线；以及，位于所述存储阵列结构上的外围结构，包括多个局部位线选择模块和至少一个全局位线选择模块；其中，每个局部位线与至少一个存储串对应连接，每个局部位线选择模块的输出端通过第一通孔与多个局部位线对应连接，每个局部位线选择模块的输入端通过第二通孔与一个全局位线对应连接，每个全局位线选择模块的输出端通过第三通孔与多个全局位线对应连接。本发明能够简化全局位线的布线路径，降低全局位线的负载。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件。

背景技术

半导体器件(如三维存储器)一般由阵列晶圆和CMOS(互补金属氧化物半导体)晶圆键合而成。现有技术中，阵列晶圆包括多个存储串和局部位线(local bit line，LBL)，CMOS晶圆包括全局位线(global bit line，GBL)和多路选择器，多路选择器通过全局位线、局部位线选择相应的存储串施加信号。

但是，由于全局位线和多路选择器都位于CMOS晶圆中，导致CMOS晶圆中的布线路径(routing channel)复杂，进而导致全局位线的负载较高。

发明内容

本发明提供一种半导体器件，能够简化全局位线的布线路径，降低全局位线的负载。

本发明提供了一种半导体器件，包括：

存储阵列结构，包括多个存储串、多个局部位线和多个全局位线；以及，

位于所述存储阵列结构上的外围结构，包括多个局部位线选择模块和至少一个全局位线选择模块；

其中，每个局部位线与至少一个存储串对应连接，每个局部位线选择模块的输出端通过第一通孔与多个局部位线对应连接，每个局部位线选择模块的输入端通过第二通孔与一个全局位线对应连接，每个全局位线选择模块的输出端通过第三通孔与多个全局位线对应连接。

进一步优选地，所述局部位线位于所述存储串靠近所述外围结构的一侧，所述全局位线位于所述局部位线靠近所述外围结构的一侧。

进一步优选地，所述第三通孔包括设于所述全局位线上的第一导通孔以及设于所述全局位线选择模块的输出端处的第二导通孔，所述第一导通孔与所述第二导通孔位置对应且连通；

所述全局位线通过所述第一导通孔、所述第二导通孔与对应的全局位线选择模块的输出端连接。

进一步优选地，所述全局位线选择模块覆盖所述第一导通孔在所述外围结构上的正投影。

进一步优选地，所述第一导通孔位于所述全局位线的中间位置。

进一步优选地，所述第一导通孔包括通过金属线连接的多个第一连接孔，所述第二导通孔包括多个第二连接孔，多个第一连接孔与多个第二连接孔一一对应；

所述全局位线通过所述多个第一连接孔、所述多个第二连接孔与对应的全局位线选择模块的输出端连接。

进一步优选地，所述第一通孔包括设于所述局部位线上的第三导通孔以及设于所述局部位线选择模块的输出端处的第四导通孔，所述第三导通孔与所述第四导通孔位置对应且连通；

所述局部位线通过所述第三导通孔、所述第四导通孔与对应的局部位线选择模块的输出端连接。

进一步优选地，所述第三导通孔包括通过金属线连接的多个第三连接孔，所述第四导通孔包括多个第四连接孔，所述多个第三连接孔与所述多个第四连接孔一一对应；

所述局部位线通过所述多个第三连接孔、所述多个第四连接孔与对应的局部位线选择模块的输出端连接。