[发明专利]存储器单元阵列的存取线管理

说明书

本申请涉及存储器单元阵列的存取线管理。一些存储器装置可包含与存储器单元耦合的板，所述存储器单元与多个数字线及/或多个字线相关联。因为所述板与多个数字线及/或字线耦合，所以所述存储器装置的各种组件之间的非预期交叉耦合可能显著。为了减轻各种组件之间的非预期交叉耦合的影响，所述存储器装置可在存取操作的一或多个部分期间使未选定字线浮动。因此，每一未选定字线的电压可与所述板的电压相关，这是因为可能会发生板电压改变。

交叉引用

本专利申请要求Vimercati于2019年11月26日提交的标题为“存储器单元阵列的存取线管理”的第16/695,848号美国专利申请的优先权，此申请是Vimercati于2018年5月4日提交的标题为“存储器单元阵列的存取线管理(ACCESS LINE MANAGEMENT FOR AN ARRAYOF MEMORY CELLS)”的第15/971,639号美国专利申请的部分接续申请案，每个申请都转让给本受让人且明确地以全文引用的方式并入本文中。

技术领域

技术领域涉及存储器单元阵列的存取线管理。

背景技术

以下内容大体上涉及管理针对存储器单元的存取，且更具体地说，涉及用于存储器单元阵列的存取线管理。

存储器装置广泛地用以在例如计算机、无线通信装置、相机、数字显示器及其类似者的各种电子装置中存储信息。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有两种状态，常常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储多于两种状态。为了存取经存储信息，电子装置的组件可在存储器装置中读取或感测经存储状态。为了存储信息，电子装置的组件可在存储器装置中写入或编程状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它者。存储器装置可为易失性或非易失性。即使在无外部电源的情况下，非易失性存储器，例如FeRAM，也可维持其经存储逻辑状态达延长的时间段。易失性存储器装置，例如DRAM，可能会随着时间而失去其经存储状态，除非易失性存储器装置被外部电源周期性地刷新。FeRAM可使用与易失性存储器相似的装置架构，但可能会归因于使用铁电电容器作为存储装置而具有非易失性性质。因此，与其它非易失性及易失性存储器装置相比，FeRAM装置可具有经改进性能。

通常，改进存储器装置可包含增加存储器单元密度，增加读取/写入速度，增加可靠性，增加数据保留期，缩减功率消耗，或缩减制造成本，以及其它度量。

发明内容

描述一种方法。在一些实例中，所述方法可包含：将与存储器单元阵列的第一存储器单元耦合的板驱动到第一电压；识别与所述存储器单元阵列的第二存储器单元相关联的存取操作；至少部分地基于与所述第二存储器单元相关联的所述存取操作，在一持续时间内使与所述第一存储器单元耦合的第一存取线浮动，其中所述浮动至少部分地基于向所述第一存取线的驱动器施加具有第一电压摆动的第一控制信号和具有与所述第一电压摆动不同的第二电压摆动的第二控制信号，并至少部分地基于与所述第二存储器单元相关联的所述存取操作，在所述持续时间期间将所述板从所述第一电压驱动到第二电压。

描述一种设备。在一些实例中，所述设备可包含：与存取线耦合的存储器单元、与所述存取线耦合的驱动器，以及与所述驱动器耦合且可用于产生所述驱动器的第一控制信号和所述驱动器的第二控制信号的控制电路，所述第二控制信号具有与所述第一控制信号不同的电压摆动。

描述一种设备。在一些实例中，所述设备可包含：与存取线耦合的存储器单元；与所述存取线耦合的驱动器，其中所述驱动器包括与第二晶体管成共源共栅配置的第一晶体管；以及控制电路，其与所述驱动器耦合且可用于向所述第一晶体管输出第一控制信号并向所述驱动器的第三晶体管输出第二控制信号。

附图说明