[发明专利]对特征进行等离子体蚀刻的方法、由其形成的衬底及用于等离子体蚀刻的设备

说明书

本发明的实施例涉及一种对特征进行等离子体蚀刻的方法、由其形成的衬底及用于等离子体蚀刻的设备，其中所述方法包括如下步骤：(a)提供上面形成有掩模的衬底，所述掩模具有开口，其中所述衬底由复合半导体材料形成；(b)执行第一等离子体蚀刻步骤以穿过所述开口各向异性地蚀刻所述衬底以产生具有包括外围区域的底部表面的经部分形成特征；及(c)执行第二等离子体蚀刻步骤以穿过所述开口各向异性地蚀刻所述经部分形成特征的所述底部表面，同时将钝化材料沉积到所述掩模上以便减小所述开口的尺寸，其中所述开口的所述尺寸的所述减小导致所述外围区域的蚀刻的衰减，借此产生具有包括中央区域及边缘区域的底部表面的经完全形成特征，其中所述中央区域比所述经完全形成特征的所述底部表面的所述边缘区域深。

技术领域

本发明涉及一种对复合半导体衬底中的特征进行等离子体蚀刻的方法。本发明还涉及一种使用前述方法形成的复合半导体衬底。本发明还涉及一种等离子体蚀刻设备。

背景技术

对基于复合半导体的高功率及高频率装置的需求正在增长，这是常规基于硅的技术无法满足的。特定来说，例如碳化硅(SiC)的宽带隙复合半导体组合可超过硅的电子及热性质的极好电子及热性质。然而，使用已知方法以可接受成本大量地制作此些复合半导体装置可为具挑战性的，通常需要许多处理步骤。期望开发一种借助更少处理步骤以更经济方式制作复合半导体装置(例如SiC装置)的方法。

功率装置碳化硅沟槽在功率半导体装置中发现越来越多的应用。已知使用平底沟槽，其中沟槽10具有基本上平坦的底部表面12及基本上垂直侧壁14，如图1中所展示。然而，平底沟槽之底部处的微挖沟可导致问题。微挖沟是指沟槽的拐角处的较深经蚀刻区段。微沟槽中固有的锐角可致使衬底内的电场集中在这些位置处，此可导致击穿电压降低。期望避免微挖沟；且最大化击穿电压。

甚至在平底沟槽(不具有微挖沟)中，电场易发生“场聚束”。也就是说，电场易于集中于沟槽内的特定位置处，例如沟槽拐角处。因此期望尽可能地最少化场聚束。

发明内容

本发明在其实施例中的至少一些实施例中力图解决上文所描述的问题、期望及需要。特定来说，本发明力图提供一种用于控制沟槽的底部处的轮廓以便更好地分散沟槽内的内部电场且增加击穿电压的方法。举例来说，本发明的至少一些实施例提供一种用于以可控制方式形成包含具有修圆拐角或修圆轮廓的基底的沟槽的方法。

根据本发明的第一方面，提供一种对复合半导体衬底进行等离子体蚀刻以形成特征的方法，所述方法包括如下步骤：

(a)提供上面形成有掩模的衬底，所述掩模具有开口，其中所述衬底由复合半导体材料形成；

(b)执行第一等离子体蚀刻步骤以穿过所述开口各向异性地蚀刻所述衬底以产生具有包括外围区域的底部表面的经部分形成特征；及

(c)执行第二等离子体蚀刻步骤以穿过所述开口各向异性地蚀刻所述经部分形成特征的所述底部表面同时将钝化材料沉积到所述掩模上以便减小所述开口的尺寸，其中所述开口的所述尺寸的所述减小导致所述外围区域的蚀刻的衰减，借此产生具有包括中央区域及边缘区域的底部表面的经完全形成特征，其中所述中央区域比所述经完全形成特征的所述底部表面的所述边缘区域深。

在不希望受任何理论或推测约束之情况下，据信，沉积到所述掩模上以减小所述开口的所述尺寸的所述钝化材料在所述第二等离子体蚀刻步骤期间保护所述经部分形成特征的所述外围区域以免受所述等离子体中的物种分布的影响。因此，在所述第二等离子体蚀刻步骤期间从所述外围区域移除的材料量小于从所述中央区域移除的材料量。在所述第二等离子体蚀刻步骤期间控制所述开口的尺寸的所述减小允许所述特征的所述底部处的所述轮廓经控制且形成为所要形状。本发明方法允许特征具有修圆、弯曲或其它平滑表面(即，斜率的逐渐改变)，此可改进特征中的电场分散且可帮助最少化场聚束。因此，本发明方法可帮助产生具有高击穿电压的特征。另外，所述方法可帮助避免形成于特征的底部表面的边缘区域(例如，拐角)中的微沟槽的形成。