[发明专利]高速外设系统及其控制方法

说明书

本发明揭示了一种高速外设系统及其控制方法，所述高速外设系统包括第一芯片及第二芯片，所述第一芯片连接所述第二芯片；所述第一芯片包括第一发射器、第一接收器、时钟发生器、时钟调整器、至少一发射缓冲单元、至少一发射延时调整器、至少一接收缓冲单元及至少一接收延时调整器；所述第二芯片包括第二接收器及第二发射器。本发明提出的高速外设系统及其控制方法，可在低成本的前提下提高延时量测精度。

技术领域

本发明属于微电子技术领域，涉及一种外设系统，尤其涉及一种高速外设系统及其控制方法。

背景技术

随着半导体不断演进，许多半导体组件都朝向专业分工的发展；例如市面上常见的内存、存储等芯片和主芯片通常是分开的，最后利用外设接口将各芯片连接在一起。与此同时，近年消费性电子产品的快速发展，为了提升用户体验，使得软件应用功能越来越多，计算延时也要求越来越短，因此主芯片利用外设接口在各芯片中传输数据的带宽要求越来越高。

常见的方式是利用提高外设接口时钟和增加更多引脚的方式来达成，但是提高时钟后，每一笔数据接收的最佳时间窗口就缩小了；而多引脚间的延时因为半导体的量产特性，在每一颗芯片上的延时并不相同。此外，当芯片工作温度或电压调整时也会导致不匹配，如何在高速外设接口正确传输数据变成芯片设计的一大痛点。尽管市面上的内存或存储芯片大多都宣称能够支持高性能的传输，但是实际量产时常常因为封装或印刷电路板上的走线不匹配，导致量产无法达到宣称的最高传输性能。

图1为现有主芯片与副芯片的连接示意图；请参阅图1，外设接口一般由时钟引脚和多个数据引脚所组成，主芯片产生时钟给副芯片，同时透过主芯片的发射器发送指令给副芯片的接收器，副芯片收到指令并解析是写入或读取的指令，若是写入的指令则持续利用副芯片接收器接收数据，若是读取的数据则利用副芯片的发射器传送数据回主芯片，最终由主芯片接收器接收数据。

图2为一个主芯片写入数据的示意图；主芯片在0T送出写入指令，并在1T和2T处送出资料，副芯片在0.5T收到指令后在1.5T和2.5T处各收到一笔资料。

图3为一个主芯片读取数据的示意图；主芯片在0T发送读取指令，副芯片在0.5T收到指令后在1T时间回传数据，主芯片在1.5T和2.5T处各读到一笔资料。

以下列出实际量产芯片外设接口无法在高速工作的成因:

(1)多引脚延迟不匹配。随着时钟频率的上升，每一个时钟的周期也缩得越来越小，此时主芯片和副芯片的联机延时就被放大了。图4是一个主芯片透过多引脚高速写入副芯片的示意图，在副芯片看到的讯号，因为每一个引脚和走线的延时不完全对齐，造成副芯片无法在同一时钟正确接收到数据的每一个比特。

(2)接收延时飘移。主芯片读取数据的延时主要有两个组成，副芯片收到指令后需要逻辑运算才能取出相对应的数据，再透过引脚走线回主芯片。一般副芯片手册只会定义芯片内部的最大延时，但是实际副芯片的真正的延时没有很好的手段量测出来，并且引脚上的接收延时会随着制程飘移，工作环境温度高低、电压高低、时钟快慢，而产生变化；由于高速外设的周期很短，一旦延时有飘移，就会让主芯片没办法在设计的时间点取到数据。例如图5原本主芯片设计在2T读取到副芯片回传的数据，可是实际上接收延时往后飘移后，需要等到2.5T才能正确读取数据。

(3)传送延时飘移。图6是一个外设接口的示意图，主芯片设计在时钟0T送出指令，而副芯片在0.5T取指令，1.5和2.5T取数据的，但是真实的副芯片看到讯号经过引脚走线，若传送延时正好在0.5T交会处前后飘移，则副芯片每次在0.5T，1.5T，2.5T取数据时，会取到正在转换不稳定的数据而发生错误。

有鉴于此，如今迫切需要设计一种新的高速外设系统，以便克服现有高速外设系统存在的上述至少部分缺陷。

发明内容

本发明提供一种高速外设系统及其控制方法，可在低成本的前提下提高延时量测精度。