[发明专利]存储器

说明书

本发明实施例提供一种存储器，包括存储块，所述存储块包括U存储子块和V存储子块，其特征在于，包括：第一检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的输出数据进行检错纠错；第二检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的所述输出数据进行检错纠错。本发明实施例改善了存储器的检错纠错能力。

技术领域

本发明实施例涉及半导体技术领域，特别涉及一种存储器。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

对于DRAM来说，在数据存储的过程中数据常常会出现错误，因此需要ECC(ErrorChecking and Correcting，错误检测和纠正)技术来保证数据存储的正确性，通常是利用在一定长度的有效数据位的基础上增加校验位来检测和纠正出错的数据。

然而，目前的ECC技术仍存在不足。

发明内容

本发明实施例解决的技术问题为提供一种存储器，解决存储器检错纠错能力不足的问题。

为解决上述问题，本发明实施例提供一种存储器，包括：存储块，所述存储块包括U存储子块和V存储子块，第一检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的输出数据进行检错纠错；第二检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的所述输出数据进行检错纠错。

另外，所述第一检错纠错单元的输入位数与所述第二检错纠错单元的输入位数相同。

另外，所述第一检错纠错单元的内部检错算法与所述第二检错纠错单元的内部检错算法相同。

另外，所述U存储子块的存储容量与所述V存储子块的存储容量相同。

另外，所述U存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第一检错纠错单元，编号为偶数的块数据总线E连接所述第二检错纠错单元。

另外，所述U存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第二检错纠错单元，编号为偶数的块数据总线E连接所述第一检错纠错单元。

另外，所述V存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第一检错纠错单元，编号为偶数的块数据总线E连接所述第二检错纠错单元。

另外，所述V存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第二检错纠错单元，编号为偶数的块数据总线E连接所述第一检错纠错单元。

另外，所述V存储子块和所述U存储子块均包括本地转换电路和偶数条本地数据总线，所述本地数据总线分为本地数据总线O和本地数据总线E，所述本地数据总线O通过所述本地转换电路连接所述块数据总线O，所述本地数据总线E通过所述本地转换电路连接所述块数据总线E。

另外，每条所述本地数据总线通过选通开关与偶数个灵敏放大器连接，所述灵敏放大器与所述存储器中的位线一一对应设置。

另外，相邻两条所述位线上的所述输出数据经所述灵敏放大器和所述选通开关分别进入所述本地数据总线O和所述本地数据总线E。