[发明专利]存储器

权利要求书

1.一种存储器，包括存储块，所述存储块包括U存储子块和V存储子块，其特征在于，包括：

第一检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的输出数据进行检错纠错；

第二检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的所述输出数据进行检错纠错；

其中，所述U存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O和编号为偶数的块数据总线E中的一者连接所述第一检错纠错单元，编号为奇数的块数据总线O和编号为偶数的块数据总线E中的另一者连接所述第二检错纠错单元。

2.如权利要求1所述的存储器，其特征在于，所述第一检错纠错单元的输入位数与所述第二检错纠错单元的输入位数相同。

3.如权利要求1所述的存储器，其特征在于，所述第一检错纠错单元的内部检错算法与所述第二检错纠错单元的内部检错算法相同。

4.如权利要求1所述的存储器，其特征在于，所述U存储子块的存储容量与所述V存储子块的存储容量相同。

5.如权利要求1所述的存储器，其特征在于，所述V存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第一检错纠错单元，编号为偶数的块数据总线E连接所述第二检错纠错单元。

6.如权利要求1所述的存储器，其特征在于，所述V存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第二检错纠错单元，编号为偶数的块数据总线E连接所述第一检错纠错单元。

7.如权利要求5或6所述的存储器，其特征在于，所述V存储子块和所述U存储子块均包括本地转换电路和偶数条本地数据总线，所述本地数据总线分为本地数据总线O和本地数据总线E，所述本地数据总线O通过所述本地转换电路连接所述块数据总线O，所述本地数据总线E通过所述本地转换电路连接所述块数据总线E。

8.如权利要求7所述的存储器，其特征在于，每条所述本地数据总线通过选通开关与偶数个灵敏放大器连接，所述灵敏放大器与所述存储器中的位线一一对应设置。

9.如权利要求8所述的存储器，其特征在于，相邻两条所述位线上的所述输出数据经所述灵敏放大器和所述选通开关分别进入所述本地数据总线O和所述本地数据总线E。

10.如权利要求9所述的存储器，其特征在于，所述块数据总线为2*4*(16*N)条，所述本地数据总线为2*4*M*(16*N)条；所述块数据总线O为4*(16*N)条，所述块数据总线E为4*(16*N)条；所述本地数据总线O为4*M*(16*N)条，所述本地数据总线E为4*M*(16*N)条；1条所述块数据总线O与M条所述本地数据总线O相对应，1条所述块数据总线E与M条所述本地数据总线E相对应；所述本地数据总线以相邻的4条为一组被划分为M*(16*N)组的所述本地数据总线O和M*(16*N)组的所述本地数据总线E。

11.如权利要求1所述的存储器，其特征在于，所述U存储子块的所述输出数据包括高比特位数据和低比特位数据；所述V存储子块的所述输出数据包括高比特位数据和低比特位数据。