[发明专利]超陡亚阈值摆幅器件及其制备方法

说明书

本发明提出了超陡亚阈值摆幅器件及其制备方法。该超陡亚阈值摆幅器件包括：衬底，包括阱区、源区、漏区和口袋区，其中，源区和漏区分别设置在阱区的一侧，口袋区设置在源区远离阱区并靠近漏区的一侧；绝缘介质层，覆盖源区和漏区；界面氧化层，覆盖口袋区和阱区；栅堆叠结构，覆盖界面氧化层且包括至少一层铁电介质薄膜；栅极，设置在栅堆叠结构界面氧化层的表面。本发明所提出的超陡亚阈值摆幅器，具有关态电流小、开态电流大、驱动电压低、亚阈值摆幅在较宽的驱动电流范围内基本保持不变等优势。

技术领域

本发明涉及半导体制造技术领域，具体的，本发明涉及超陡亚阈值摆幅器件及其制备方法。

背景技术

当前，大规模集成电路技术已经发展到16nm技术节点及以下，硅基集成电路在工作速度、集成度、可靠性等方面受到了一系列物理和工艺技术问题的限制。其中一个主要的问题是集成电路中静态功耗的迅猛上升，已成为影响金属氧化物半导体场效应晶体管(MOSFET)器件不断缩小(scaling down)最主要的阻碍因素。同时，现代集成电路中晶体管的数量已达到数十亿计，因此，MOSFET静态功耗对电路整体特性的影响是相当巨大的，随着工艺节点的不断演进，静态功耗超越动态功耗这一矛盾越来越突出，对芯片的散热要求越来越苛刻。

MOSFET器件的开态电流(I_on)和关态电流(I_off)分别如式(1)和(2)所示，其中μ_eff为载流子迁移率，C_ox为界面氧化层电容，V_dd为电源电压，V_t为阈值电压，I_t为阈值电流(在MOSFET中I_t通常为10^-7A/μm)，SS为亚阈值摆幅(subthreshold swing，SS)。根据等电场缩小原则，当MOSFET器件特征尺寸缩小时V_dd也随之减小，同时V_t也必须减小以保证器件I_on不变。所以，下降的V_t造成了I_off的显著上升，这就是MOSFET器件特征尺寸不断缩小时，其静态功耗上升的主要原因。

解决这一矛盾的一个有效方法就是降低器件的SS。如式(3)所示，通常场效应晶体管的亚阈值摆幅SS定义为当器件处于亚阈值区时，源漏电流(I_ds)变化一个数量级对应的栅源电压(V_gs)的变化量。

由于沟道电容和栅介质电容的影响，室温下MOSFET器件的SS一般都会大于60mV/decade，其典型值为62～100mV/decade。但是，MOSFET器件的SS数值主要是由其漂移-扩散工作机理决定的，无法突破室温下60mV/decade的物理极限，所以，必须寻找具有新工作机理的晶体管器件才有可能克服这一困难。目前，所谓超陡亚阈值摆幅器件(Steep SlopeDevices)，即室温下SS小于60mV/decade的器件，主要包括纳米机电场效应晶体管(NEM-FET)、负电容场效应晶体管(NC-FET)、隧穿场效应晶体管(TFET)和碰撞电离场效应晶体管(I-MOSFET)等等。特别是，由于隧穿场效应晶体管具有较低的功耗、高开关电流比、较高的工作速度等特性，可以克服MOSFET在纳米尺度下遇到的一系列问题，引起了人们广泛的关注。

然而，目前超陡亚阈值摆幅器件的材料、器件结构、制备方法及其性能仍有待改进。

发明内容

本发明是基于发明人对以下事实和问题的发现和认识作出的：