[发明专利]功率器件静电放电保护电路

说明书

本发明涉及一种功率器件静电放电保护电路，在N型井、第二P型井增加了一个N+桥区，利用N+桥区的击穿特来降低第二P型井的触发点电压。在N型井设置第三P+区，提高器件的响应速度。在第二P型井中，N+桥区与第二N+型区之间有栅极，形成一个NMOS(N+桥区、第二N+型区分别作为源极与漏极，栅极的电压在N+桥区、第二N+型区之间表面形成的电子沟道，可以改善第二个NPN双极晶体管QN2的导通速度。

技术领域

本发明涉及功率器件领域，具体涉及一种功率器件静电放电保护电路。

背景技术

器件的静电放电保护电路主要分半导体内建与通过器件引脚外接电路，保护电路的目的是防护器件受静电的破坏或造成的性能衰减。当半导体器件电路接触到人体、机器设备时，上兆的电荷能量会从器件的引脚输入器件内部而形成破坏。同理的，器件内本存有的静电荷也会通过引脚输出在外部电路，进而破坏外部电路的其他半导体器件，因此大部份的半导体器件与电路之间会建构静电放电保护电路来避免这种破坏。

现常见在功率器件中静电放电保护电路的方法，有如晶闸管SCR采用的双接地N型金氧半器件，静电放电时其触发的时间非常快，为了适应瞬间放电，就需要加大栅极接地的面积提高器件的寄生电容来缓解放电流的冲击。

如图1所示，现有的静电保护电路在硅基晶闸管在P型基板101上由N型井120 和P型井110组合成。在N型井120中，N+型121和P+型122为金属接触在第1区域形成阳电极；P型井110中，N+ 型111和P+型112与金属接触在第2区域形成阴电极。N+型121/ N型井120、P型井110、N+型111形成NPN型二极电晶体Q2。P+型122 、N型井120、P型井110型成PNP型二极电晶体Q1；PNP型二极电晶体Q1和NPN型二极电晶体Q2和PNP型二极电晶体Q1组合成晶闸管。

结合图2所示，静电发生的机制如下：在晶闸管100由短路升电压至触发点12时，静电荷会在接地处累积；当电压或电流超过触发点12后，器件的工作点会沿特性曲线由触发点12回到保持区点forward breakover11，继续在这区间内工作。当晶闸管100工作电沿曲线至保持区点11，这时会形成个静电放电路径；饱和静电荷涌向芯片焊盘IC pad ，让芯片焊盘维持与保持点11电位。因此静电涌流流向接地，这样可防止静电涌流流入晶闸管100，静电保护电路的静电涌流电位低过保持点11时，涌流会回冲晶闸管100。

晶闸管100有很好的静电保护性能，在工件功率上升时，其在P型基板101内建的放电电路和稳定电流寄生电容比常见的GGNMOS设计，可以以更小的面积来达成保护效果；该晶闸管更适合应用于高频器件和减低对寄生电容的要求。但是晶闸管100的触发电压点电压为20V，而保持区点电压在1~2V，这会破坏MOSFET栅极氧化层或破坏其内部通道。

发明内容

针对现有技术存在的问题，本发明的目的在于提供一种功率器件静电放电保护电路，其降低了器件的触发电压，防止高触发电压对器件内部造成破坏。

为实现上述目的，本发明采用的技术方案是：

一种功率器件静电放电保护电路，其包括设置在半导体基板上的N型深井，所述N型深井设有第一P型井、N型井、第二P型井，N型井设置在第一P型井和第二P型井之间，且与第一P型井和第二P型井接触；

所述第一P型井内设有第一N+区、第一P+区；所述第二P型井内设有第二N+区、第二P+区；所述第一P型井与N型井之间设有P+桥区；所述N型井与第二P型井之间的结区设有N+桥区；所述N型井内设有第三P+区；

所述第一N+区、第一P+区连接阳极端；所述第二N+区、第二P+区、第三P+区连接阴极端；在所述N+桥区和第二N+区之间，第二P型井的表面设置有栅极；