[发明专利]半导体存储装置

说明书

实施方式提供能够简化芯片选择的半导体存储装置。实施方式的半导体存储装置包含从存储器控制器接受第1信号的第1垫、从所述存储器控制器接受芯片使能信号的第2垫、以及第1控制电路。所述第1控制电路构成为：当在所述芯片使能信号被生效后接收读取指令顺序时，在所述芯片使能信号被生效的同时或之后且开始接收所述读取指令顺序之前，根据输入到所述第1垫的所述第1信号是否与芯片地址一致来将所述半导体存储装置设为使能状态或非使能状态。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为能够非易失地存储数据的半导体存储装置，已知有NAND(与非)型闪速存储器。

发明内容

实施方式提供能够简化芯片选择的半导体存储装置。

实施方式的半导体存储装置包含从存储器控制器接受第1信号的第1垫(pad)、从所述存储器控制器接受芯片使能信号的第2垫、以及第1控制电路。所述第1控制电路构成为：当在所述芯片使能信号被生效(assert)后接收读取指令顺序时，在所述芯片使能信号被生效的同时或之后且开始接收所述读取指令顺序之前，根据输入到所述第1垫的所述第1信号是否与芯片地址一致来将所述半导体存储装置设为使能(enable)状态或非使能(disable)状态。

附图说明

图1是用于说明第1实施方式的存储器系统的构成的框图。

图2是用于说明第1实施方式的NAND控制器及NAND闪速存储器的构成的框图。

图3是用于说明第1实施方式的NAND闪速存储器的构成的俯视图。

图4是用于说明第1实施方式的NAND闪速存储器的构成的剖视图。

图5是用于说明第1实施方式的存储胞阵列的构成的电路图。

图6是用于说明第1实施方式的输入输出电路及逻辑控制电路的构成的框图。

图7是用于说明第1实施方式的存储器系统中的芯片选择动作的时序图。

图8是用于说明比较例的存储器系统中的读取动作的指令顺序。

图9是用于说明第1实施方式的存储器系统中的读取动作的指令顺序。

图10是用于说明第1实施方式的变化例的逻辑控制电路的构成的框图。

图11是用于说明第1实施方式的变化例的存储器系统中的芯片选择动作的时序图。

图12是用于说明第2实施方式的输入输出电路及逻辑控制电路的构成的框图。

图13是用于说明第2实施方式的存储器系统中的芯片选择动作的时序图。

图14是用于说明第2实施方式的变化例的逻辑控制电路的构成的框图。

图15是用于说明第2实施方式的变化例的存储器系统中的芯片选择动作的时序图。

图16是用于说明第3实施方式的输入输出电路及逻辑控制电路的构成的框图。

图17是用于说明第3实施方式的存储器系统中的芯片选择动作的时序图。

具体实施方式

以下，参考附图对实施方式进行说明。另外，以下的说明中，对具有相同功能及构成的构成要素附加共通的参考符号。而且，当要区分具有共通的参考符号的多个构成要素时，对该共通的参考符号附加下标来加以区分。另外，当不需要特别区分多个构成要素时，对该多个构成要素仅附加共通的参考符号，而不附加下标。当构成要素与X比特的比特序列(bit sequence)对应时，对该构成要素的参考符号附加＜X－1：0＞。当构成要素与X比特的比特序列的第Y比特对应时，对该构成要素的参考符号附加＜Y－1＞(1≦Y≦X)。