[发明专利]提升高压集成电路防负电流闩锁能力的保护环及实现方法

说明书

本发明公开了一种提升高压集成电路防负电流闩锁能力的保护环及其实现方法，本发明通过在现有高压NLDMOS的外保护环的高浓度N型掺杂上先串联一个由非金属硅化多晶硅电阻再连接至电源端Vcc，可降低寄生NPN三极管一旦被误触发后落在寄生NPN三极管集电极的电压，避免该寄生NPN三极管被误触发后进入维持导通状态，从而提升该高压IO端的防负电流冲击模式的闩锁能力，减少高压器件NLDMOS内保护环的宽度，节省版图面积。

技术领域

本发明涉及集成电路设计领域，特别是涉及一种提升高压集成电路防负电流闩锁能力的保护环及其实现方法。

背景技术

双保护环结构用在几乎所有集成电路工艺平台的IO电路中，用来增强集成电路的防闩锁能力。但在高压集成电路中即使应用了双保护坏结构却经常发生因高压IO端防负电流冲击模式防闩锁能力不够而导致的失效，经失效分析发现失效原因常为高压集成电路IO电路中NLDMOS的(以下为表述方便，高压器件以LDMOS为例)漏极，与其高压P阱和外保护环(NGR2)所构成寄生NPN三极管因其电流增益较大而容易被触发并维持导通所致，具体如图1所示。

如图1所示，现有技术中的一种常规的高压集成电路IO端防负电流闩锁的保护环结构，包括：多个浅沟道隔离层(STI，ShallowTrenchIsolation)10、高浓度P型掺杂(P+)22、高浓度P型掺杂(P+)23、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)25、P型扩散区(Pdrift)40、高浓度N型掺杂(N+)26、高浓度P型掺杂(P+)27、高浓度N型掺杂(N+)28、高浓度N型掺杂(N+)29、N型扩散区(Ndrift)50、第一高压N阱(HVNW)60、第二高压N阱(HVNW)61、第一高压P阱(HVPW)70、第二高压P阱(HVPW)71、P型衬底(P-Sub)80以及第一栅极30和第二栅极31。

整个保护环结构置于P型衬底(P-Sub)80上，在P型衬底(P-Sub)80中生成两种高压阱：高压N阱(HVNW)60/61与高压P阱(HVPW)70/71，每种高压阱各两个，其中第一高压N阱(HVNW)60生成于P型衬底(P-Sub)80上的左边，第一高压P阱(HVPW)70生成于P型衬底(P-Sub)80上的右边，在第一高压N阱(HVNW)60右侧为第二高压P阱(HVPW)71，在第二高压P阱(HVPW)71右侧为第二高压N阱(HVNW)61，在第二高压N阱(HVNW)61右侧为第一高压P阱(HVPW)70；第一高压N阱(HVNW)60的右侧上方与第二高压P阱(HVPW)71左侧上方间、第二高压P阱(HVPW)71右侧上方与第二高压N阱(HVNW)61左侧上方间、第二高压N阱(HVNW)61右侧上方与第一高压P阱(HVPW)70左侧上方间用浅沟道隔离层(STI，ShallowTrenchIsolation)10隔离；

P型扩散区(Pdrift)40置于第一高压N阱(HVNW)60上部之中间，在第一高压N阱(HVNW)60上部之左侧设置高浓度P型掺杂(P+)22，且高浓度P型掺杂(P+)22周围为第一高压N阱(HVNW)60即不与其他区域边界接触；高浓度P型掺杂(P+)23置于P型扩散区(Pdrift)40内的上部区域，其左侧为浅沟道隔离层(STI，ShallowTrenchIsolation)10，该浅沟道隔离层(STI，ShallowTrenchIsolation)10左侧和高浓度P型掺杂(P+)23右侧为P型扩散区(Pdrift)40即被P型扩散区(Pdrift)40包围；高浓度N型掺杂(N+)24置于高压N阱(HVNW)60上部之右侧，其右侧为用于分隔第二高压P阱71与第一高压N阱60的浅沟道隔离层(STI，ShallowTrenchIsolation)10，其左侧与第一高压N阱60内的P型扩散区(Pdrift)40右侧用浅沟道隔离层(STI，Shallow TrenchIsolation)10隔离；