[发明专利]多相位时钟产生器及其相关频率合成器

说明书

本发明公开一种多相位时钟产生器及其相关频率合成器。该多相位时钟产生器包括：一电流镜、一电压控制器、一拟态电阻电路与一第一延迟电路。该电流镜包括一接收端，一第一镜射端与一第二镜射端。该电压控制器连接至该接收端，该电压控制器的一反馈端连接至该第一镜射端。该拟态电阻电路的一第一端连接至该第一镜射端，该拟态电阻电路的一第二端连接至一接地端。该第一延迟电路连接至该第二镜射端，该第一延迟电路的一输入端接收一第一输入时钟信号，该第一延迟电路的一输出端产生一第一延迟时钟信号。

技术领域

本发明涉及一种多相位时钟产生器及其相关电路，且特别涉及一种开回路(openloop)的多相位时钟产生器及其相关频率合成器。

背景技术

众所周知，所有的电子芯片都需要根据时钟信号来运作。以人工智能芯片(AIchip)为例，人工智能芯片中包括类神经网络系统。而类神经网络系统由众多的神经元(neuron)以及众多的神经元连接权重(neuron connection weight)所构成，用来执行各种检测与辨识的行为。一般来说，类神经网络系统中的神经元连接权重会被记录在模拟式非易失性存储器(analog NVM)中。也就是说，模拟式非易失性存储器非常适合运用在人工智能芯片。再者，人工智能芯片的运算速度可由时钟信号的频率来决定，而频率合成器(frequency synthesizer)可以产生各种频率不同的时钟信号。

基本上，已知的频率合成器可由闭回路的(close loop)锁相回路(Phase LockLoop circuit，简称PLL)或者延迟锁定回路(Delay Lock Loop circuit，简称DLL)搭配组合逻辑电路(combinational logic circuit)来完成。

请参照图1A与图1B，其所绘示为已知锁相回路及其频率合成器与相关信号示意图。频率合成器100包括一锁相回路与一组合逻辑电路190。其中，锁相回路为一种多相位时钟产生器。锁相回路包括一相位频率检测器(phase frequency detector，简称PFD)110、一电荷泵(charge pump)120、回路滤波器(loop filter)130、一电压控制振荡器(VoltageControl Oscillator，简称VCO)140、一分频器(frequency divider)150。

相位频率检测器(PFD)110接收一参考时钟信号(reference clock signal)CKr与分频时钟信号(divided clock signal)CKd并产生一控制信号Sctrl至电荷泵120。

电荷泵120中包括一充电路径(charging path)与一放电路径(dischargingpath)。控制信号Sctrl可以控制充电路径或者放电路径上来产生一驱动电流(drivingcurrent)Ic至回路滤波器130。

回路滤波器130为一RC电路，根据电荷泵120产生的驱动电流Ic来对RC电路进行充放电控制(charge/discharge control)，并产生调整电压(tuned voltage)Vtune至压控振荡器(VCO)140。

压控振荡器(VCO)140接收调整电压Vtune，并产生相同频率的多个调整时钟信号(tuned clock signal)CKt_1～CKt_n。再者，当调整电压Vtune改变时，压控振荡器(VCO)即改变调整时钟信号CKt_1～CKt_n的频率。举例来说，n等于4，压控振荡器(VCO)140产生4个调整时钟信号CKt_1～CKt_4，每个调整时钟信号CKt_1～CKt_4之间的相位相差90度。

分频器(frequency divider)150，接收其中一个调整时钟信号CKt_n并且对调整时钟信号CKt_n进行分频的动作，并产生分频时钟信号CKd至相位频率检测器(PFD)110。基本上，假设参考时钟信号CKf的频率为Fref，则调整时钟信号CKt_1～CKt_n的调整频率Ft为参考频率Fref的N倍(亦即，Ft＝N×Fref)，其中N为分频器150的分频值。