[发明专利]应用于双环路延迟锁相环的可编程数字控制延迟线

说明书

本发明提供了一种应用于双环路延迟锁相环的可编程数字控制延迟线，可以提供两种分辨率的延迟量，一种低分辨率的延迟量，另一种高分辨率的延迟量。本发明的延迟线主要由第一延迟线和第二延迟线组成。第一延迟线主要有双延迟时间单元和单延迟时间单元组成。第二延迟线主要有双延迟时间单元组成。双延迟单元由两个MUX构成，在基于时间数字转换器的锁相环中提供偶数个MUX的固有延迟时间，第二种单延迟单元由三个MUX构成，在基于时间数字转换器的锁相环中提供奇数个MUX的固有延迟时间，通过控制字来改变输入信号的路径来达到粗调和精调的目的。同时可编程数字控制延迟线可以作为两个时间数字转换器的组成部分，也可以用于双环延迟锁相环的数字控制延迟线。

技术领域

本发明涉及锁相环技术领域，特别涉及一种双环路锁相环的可编程数字控制延迟线。

背景技术

在集成电路(IC)中，内部时钟信号通常需要由锁相环回路(delay locked loop,DLL)的可编程数字控制线所产生。随着半导体技术、存储器芯片的发展及通信技术的快速发展，芯片的集成度越来越高、工作速度越来越快，使得芯片内部时钟信号的质量需求越来越高。由于全数字双环路延迟锁相环具有“零偏移”、低噪声、低抖动、易集成以及已于设计，同时还能产生相位差为180°的时钟信号的特点，因此适合应用于大规模高速芯片的时钟同步。

全数字双环路延迟锁相环(DLL)的核心电路是可编程数字控制延迟线(DLCL)，它主要的作用就是根据数字控制信号产生一个与原输入时钟信号有一点过延迟时间的新的输出信号。通常可编程数字控制延迟线主要有粗调数字延迟线和精调数字控制延迟线组成。通常设计各级间延迟时间是相同的。通常精调数字控制延迟线的可调范围是一个粗调延迟单元的长度。目前，对于双环路的延迟锁相都需要两个粗调数字延迟线和两个精调数字控制延迟线来实现。然而，对于一个双环路延迟锁相环增加了两条不同延迟精度的延迟线，进而增加了全数字双环路延迟锁相环的面积。

现有一种基于MUX结构的数字控制延迟线，如图1所示，主要有两条MUX延迟线组成。该基于MUX结构的数字控制延迟线只能用作粗调延迟单元。工作过程为：MUX结构的数字控制延迟线根据控制按照路径1来提供延迟时间，并且该结构不适用用于双环路延迟锁相环中。

总之，目前需要本领域技术人员迫切解决的一个技术问题就是：如何减小双环路中数字控制延迟线的数量，来减小全数字双环路锁相环的面积，进而减小大规模高速芯片的面积。

发明内容

本发明的目的在于提供一种基于MUX结构的可编程数字控制延迟线结构，所要解决的问题是提供一种全数字双环路延迟锁相环，该结构可以有效地降低了全数字锁相环结构所需的晶体管数量，减小整个双环路锁相环的面积，降低双环路延迟锁相环的功耗。

为解决上述技术问题，本发明提供一种基于MUX结构的可编程数字控制延迟线，包括：

双延迟时间单元模块，所述双延迟时间单元模块主要由MUX1和MUX2级联组成，用于提供两个或零个MUX的固有延迟时间。

单延迟时间单元模块，所述单延迟时间单元模块主要由三个MUX1级联组成，用于提供一个或零个MUX的固有延迟时间。

第一延迟线模块，所述第一延迟线模块主要由N/2个双延迟时间单元模块和一个单延迟时间单元模块组成。

第二延迟线模块，所述第二延迟线模块主要由N/2个双延迟时间单元模块组成。

多路选择器模块，该模块主要用来根据多路选择器的控制信号来选择第二延迟线模块中的双延迟时间单元模块的输出信号作为与输入时钟信号有180°相位差的时钟信号。

可选地，所述双延迟时间单元模块中的是由两个不同尺寸的MUX组成，且对于第一个MUX而言，同一输入信号从两个不同的输入端输入到输出的时间相等，对于第二个MUX而言，同一信号从两个不同的输入端输入到输出的时间不相等。