[发明专利]一种加法器、乘法器、卷积层结构、处理器及加速器

权利要求书

1.一种基于可编程器件的神经网络加法器，其特征在于，包括：

多个门控时钟模块，所述门控时钟模块用于根据接收到的使能信号以及时钟信号执行逻辑与运算并根据运算结果产生门控时钟信号；

多个加法器，所述多个加法器按照流水线结构级联，形成多级加法器，每一级加法器分别与对应的门控时钟模块一一连接，上一级加法器的输出端分别与下一级加法器的输入端以及下一级加法器对应的门控时钟模块的使能端连接，使得所述下一级加法器对应的门控时钟模块通过所述使能端接收上一级加法器发送的使能信号，并通过产生的门控时钟信号控制所述下一级加法器根据输入端接收到的数据执行数据更新操作；

每一个所述加法器包括至少一个多位全加器，所述多位全加器由多个一位全加器串行级联构成，每一个所述一位全加器与对应的寄存器一一连接，用于将计算结果存储至对应的所述寄存器，每一个所述寄存器的时钟端与对应的所述门控时钟模块的输出端连接，用于根据接收到的所述门控时钟信号发送计算结果。

2.一种基于可编程器件的神经网络乘法器，其特征在于，包括：

第一门控时钟模块，所述第一门控时钟模块用于根据接收到的第一使能信号以及第一时钟信号执行逻辑与运算并根据运算结果产生第一门控时钟信号；

复位模块，所述复位模块的时钟端与第一门控时钟模块连接，用于根据接收到的所述第一门控时钟信号执行复位操作；

第二门控时钟模块，所述第二门控时钟模块的使能端与所述复位模块的输出端连接，用于接收所述复位模块发送的第二使能信号，根据所述第二使能信号以及第二时钟信号执行逻辑与运算并根据运算结果产生第二门控时钟信号；

乘法器，所述乘法器的时钟端与所述第二门控时钟模块连接，所述乘法器的输入端与所述复位模块的输出端连接，用于根据所述时钟端接收到的所述第二门控时钟信号以及所述输入端接收到的数据执行数据更新操作。

3.一种基于可编程器件的神经网络卷积层结构，其特征在于，包括：

第三门控时钟模块，用于根据接收到的第三使能信号以及第三时钟信号执行逻辑与运算并根据运算结果产生第三门控时钟信号；

多个如权利要求2所述的基于可编程器件的神经网络乘法器，每一个所述基于可编程器件的神经网络乘法器的时钟端分别与所述第三门控时钟模块的输出端连接，用于根据所述时钟端接收到的所述第三门控时钟信号，对所述输入端接收到的数据执行数据更新操作；

多个第四门控时钟模块，所述第四门控时钟模块的使能端分别与对应的所述基于可编程器件的神经网络乘法器的输出端连接，用于接收第四使能信号，根据第四时钟信号以及对应的所述第四使能信号执行逻辑与运算并根据运算结果产生第四门控时钟信号；

多个如权利要求1所述的基于可编程器件的神经网络加法器，所述基于可编程器件的神经网络加法器的时钟端分别与对应的所述第四门控时钟模块的输出端连接，用于根据接收到的所述第四门控时钟信号执行数据更新操作。

4.根据权利要求3所述的基于可编程器件的神经网络卷积层结构，其特征在于，还包括：

多个数据存储模块，所述数据存储模块包括数据寄存器模块和权重寄存器模块，所述数据存储模块用于存储进行卷积神经网络计算所需的数据以及权重。

5.根据权利要求4所述的基于可编程器件的神经网络卷积层结构，其特征在于，所述数据存储模块还包括：缓存存储器，所述缓存存储器连接至所述数据寄存器模块和所述权重寄存器模块，用于缓存卷积神经网络计算所需的数据以及权重。

6.根据权利要求5所述的基于可编程器件的神经网络卷积层结构，其特征在于，所述缓存存储器包含4个存储块。

7.根据权利要求3所述的基于可编程器件的神经网络卷积层结构，其特征在于，还包括：

第五门控时钟模块，所述第五门控时钟模块的使能端与执行数据更新操作的任一加法器的输出端连接，用于接收第五使能信号，根据第五时钟信号以及所述第五使能信号执行逻辑与运算并根据运算结果产生第五门控时钟信号；

累加器，所述累加器的时钟端分别与所述第五门控时钟模块的输出端连接，用于根据接收到的所述第五门控时钟信号执行数据更新操作。