[发明专利]一种高性能DDR读数据控制电路

说明书

本发明涉及信号发生器和FPGA设计领域，具体提供了一种高性能DDR读数据控制电路，波形队列控制模块分别与DDR读时序控制接口模块与波形数据帧信息存储模块连接，DDR读时序控制接口模块还与DDR输出数据缓冲队列模块连接，DDR输出数据缓冲队列模块与波形数据整形模块或波形数据暂存模块连接；波形数据帧信息存储模块还依次与波形数据整形模块和波形数据暂存模块连接；数模转换模块与波形数据整形模块连接。与现有技术相相比，本发明充分利用FPGA芯片的可配置性和片上存储资源实时性特点，DDR内存颗粒的大容量和高接口速率特点，实现波形数据的高速读取。

技术领域

本发明涉及信号发生器和FPGA设计领域，具体提供一种高性能DDR读数据控制电路。

背景技术

目前，电子信息技术产业发展迅速，信号发生器的应用范围越来越广，同时，对信号发生器的信号质量、波形可配置性和波形配置速率也提出来更高的要求。

但是目前来说，信号发生器的波形数据传输速率较慢，如何提高信号发生器的波形数据传输速率是本领域亟待解决的问题。

发明内容

本发明是针对上述现有技术的不足，提供一种实用性强的高性能DDR读数据控制电路。

本发明解决其技术问题所采用的技术方案是：

一种高性能DDR读数据控制电路，包括波形队列控制模块、DDR读时序控制接口模块、DDR输出数据缓冲队列模块、波形数据帧信息存储模块、波形数据整形模块、波形数据暂存模块和数模转换模块；

所述波形队列控制模块分别与DDR读时序控制接口模块与波形数据帧信息存储模块连接，所述DDR读时序控制接口模块还与DDR输出数据缓冲队列模块连接，DDR输出数据缓冲队列模块与波形数据整形模块或波形数据暂存模块连接；

所述波形数据帧信息存储模块还依次与波形数据整形模块和波形数据暂存模块连接；

所述数模转换模块与波形数据整形模块连接。

进一步的，所述波形队列控制模块用于解析用户配置的波形使用参数，向DDR读时序控制接口模块和波形数据帧信息存储模块发送控制指令，并生成波形数据帧信息发送至波形数据帧信息存储模块。

进一步的，所述DDR读时序控制接口模块用于根据波形队列控制模块发出的指令向DDR内存颗粒发出符合芯片时序要求的读指令。

进一步的，所述DDR输出数据缓冲队列模块用于接收DDR内存颗粒输出的数据，根据指令将缓冲的数据发送给波形数据整形模块。

进一步的，DDR输出数据缓冲队列模块或根据指令将缓冲的数据发送给波形数据暂存模块。

进一步的，所述波形数据帧信息存储模块用于存储DDR输出每一帧数据的有效位波形状态信息。

进一步的，所述波形数据整形模块用于每接收一帧波形数据就从波形数据帧信息存储模块读取对应的数据帧信息，根据数据帧信息对波形数据进行整形后发送给数模转换模块。

进一步的，所述波形数据暂存模块用于暂时存储符合条件的波形数据。

本发明的一种高性能DDR读数据控制电路和现有技术相比，具有以下突出的有益效果：

本发明针对信号发生器对性能的需求，充分利用FPGA芯片的可配置性和片上存储资源实时性特点，DDR内存颗粒的大容量和高接口速率特点，实现波形数据的高速读取。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。