[发明专利]一种半导体器件及其制造方法

说明书

本发明公开了一种半导体器件及其制造方法，先形成第一堆栈和第一阶梯结构，然后在阶梯区形成贯穿第一堆栈的第一虚拟沟道孔，接着形成第二堆栈和第二阶梯结构，再在阶梯区形成贯穿第二堆栈的第二虚拟沟道孔，最后在第一虚拟沟道孔和第二虚拟沟道孔中填充第一绝缘层。通过两次刻蚀形成阶梯结构，这样虚拟沟道孔也可以分两次刻蚀形成，因而一次只需要刻蚀一半的堆栈层，降低虚拟沟道孔的刻蚀难度，极大改善了底部虚拟沟道孔的尺寸，有利于底部结构的支撑。

技术领域

本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制造方法。

背景技术

半导体器件的存储密度的提高与半导体制造工艺的进步密切相关，随着半导体制造工艺的特征尺寸越来越小，半导体器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的半导体器件，比如3D存储器件。为了实现更高的存储密度，3D NAND闪存中堆叠的层数也随之显着增加，譬如，由32层发展到64层，再到96层甚至128层等等。

然而随着三维的半导体器件中堆叠的层数的增加，其制程难度随之增大，比如台阶很难一步刻蚀形成，沟道孔和虚拟沟道孔也很难一次刻蚀形成，因为在刻蚀沟道孔时其下方尺寸会逐渐变小，而虚拟沟道孔主要起支撑堆栈的作用，若底部尺寸太小会导致底部支撑不足的问题。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，旨在解决虚拟沟道孔一次刻蚀时由于底部和顶部的尺寸差异较大，导致在去除栅极牺牲层形成栅极层的过程中底部出现支撑不足的问题。

一方面，本发明提供一种半导体器件的制备方法，包括：

提供衬底，所述衬底包括核心区和阶梯区；

在所述衬底上形成第一堆栈，所述第一堆栈由多个层间绝缘层和多个栅极牺牲层交替层叠而成；

刻蚀位于所述阶梯区的所述第一堆栈形成第一阶梯结构，并形成至少覆盖所述第一阶梯结构的第一介质层；

对位于所述阶梯区的所述第一堆栈，于垂直所述衬底的第一纵向形成贯穿所述第一堆栈的多个第一虚拟沟道孔，并在每个所述第一虚拟沟道孔中填充第一牺牲层；

在所述第一堆栈上形成第二堆栈，所述第二堆栈由多个所述层间绝缘层和多个所述栅极牺牲层交替层叠而成；

刻蚀位于所述阶梯区的所述第二堆栈形成第二阶梯结构，所述第二阶梯结构与所述第一阶梯结构组成连续的阶梯状，并形成至少覆盖所述第二阶梯结构的第二介质层；

对位于所述阶梯区的所述第二堆栈，于所述第一纵向形成贯穿所述第二堆栈的多个第二虚拟沟道孔，所述第二虚拟沟道孔与所述第一虚拟沟道孔各个位置相对应；

去除所述第一虚拟沟道孔内的所述第一牺牲层，并在所述第一虚拟沟道孔与所述第二虚拟沟道孔内填充第一绝缘层。

进一步优选的，所述第一绝缘层包括氮化物、氧化物、氮化物和氧化物的复合材料、以及掺杂碳的绝缘材料其中之一。

进一步优选的，在所述第一堆栈上形成第二堆栈的步骤之前，还包括：

对位于所述核心区的所述第一堆栈，形成在所述第一纵向贯穿所述第一堆栈的多个第一沟道孔，并在每个所述第一沟道孔中填充所述第一牺牲层。

进一步优选的，在刻蚀位于所述阶梯区的所述第二堆栈形成第二阶梯结构的步骤之前，还包括：

对位于所述核心区的所述第二堆栈，于所述第一纵向形成贯穿所述第二堆栈、且与所述第一沟道孔对应的多个第二沟道孔，所述第一沟道孔和第二沟道孔连通形成所述半导体器件的存储沟道孔；

去除所述第一沟道孔内的所述第一牺牲层，并在所述存储沟道孔中形成存储功能层、沟道层、以及填充第二绝缘层。

进一步优选的，还包括：