[发明专利]实现串行接口全双工通信的从机芯片的电路结构

说明书

本发明涉及一种实现串行接口全双工通信的从机芯片的电路结构，其中，所述的从机芯片包括辅助时钟生成模块、采样模块及移位模块，由未与主频时钟信号CLK同步的采样时钟信号sck_sample及移位时钟信号sck_shift分别控制采样模块对所述的串行数据输入信号SDI进行采样操作、触发所述的移位模块对需要发送的并行数据包中的数据进行移位操作，由所述的移位模块输出相应的串行数据输出信号SDO。采用该种电路结构可有效解决现有技术中串行数据输出信号SDO相对于通信时钟信号SCK延时的问题，可有效且准确的进行数据传输，且成本较低，适用范围广泛。

技术领域

本发明涉及通信领域，尤其涉及串行接口同步传输领域，具体是指一种实现串行接口全双工通信的从机芯片的电路结构。

背景技术

串行通信作为计算机通信方式之一，主要起到主机或从机与外设之间数据传输的作用。串行通信具有传输线少、成本低的特点。

串行接口如要达到高速的传输速率和传输效率，多采用全双工、时钟同步的通信方式，并支持主、从模式工作。芯片管脚上只占用串行数据线和同步时钟线，通过4个引脚与外部器件连接，它们是用于传输串行数据输入信号SDI的引脚，用于传输串行数据输出信号SDO的引脚和用于传输通信时钟信号SCK的引脚，再加上一个用于传输片选信号CS的引脚，片选信号CS用于控制外部从器件的对应接口是否被选中。与通信时钟信号SCK同步的通信时序很简单，即在通信时钟信号SCK的控制下，两个双向移位数据线进行同步数据交换，由通信时钟信号SCK的上升沿对应数据采样、下降沿对应数据移位的控制，或者是由通信时钟信号SCK的上升沿对应数据移位、下降沿对应数据采样的控制。

现有技术的方案中实现采样移位的时钟——通信时钟信号SCK由对方主机获得，对于通信接口输入的异步时钟信号——通信信号时钟信号SCK和异步数据信号——串行数据输入信号SDI多采用预先通过主频时钟延时两拍的同步的方式同步后进行控制，现有技术中的相关电路的信号处理具体设计如下：

串行接口数字逻辑设计时，假设串行通信接口的信号为通信时钟信号SCK、串行数据输入信号SDI和串行数据输出信号SDO。

如图1所示，己方输入进串行通信接口的通信时钟信号SCK、串行数据输入信号SDI与主频时钟信号CLK均为异步信号，现有技术通常先对通信时钟信号SCK在主频时钟信号CLK下同步，由同步后的通信时钟信号SCK’产生串行数据输出信号SDO。

由图1可以看出串行数据输出信号SDO由同步后的通信时钟信号SCK’产生，而同步后的通信时钟信号SCK’是由通信时钟信号SCK经过主频同步后产生的时钟，串行数据输出信号SDO和通信时钟信号SCK相差两个主频时钟延时，串行数据输出信号SDO相对于通信时钟信号SCK相位延后较长，不能保证串行数据输出信号SDO在通信时钟信号SCK下同步传输。上述信号的具体相位关系可参阅图2所示，从图中可以看出串行数据输出信号SDO相对于通信时钟信号SCK存在的相位延时。

即现有技术中的全双工高速串行接口设计中，从模式下通信接口的通信时钟信号SCK和主频时钟信号CLK为异步信号，如果将通信时钟信号SCK和主频时钟信号CLK用现有方法同步后再进行数据移位处理，会导致串行数据输出信号SDO相对通信时钟信号SCK的延时。现有技术通过尽可能提高主频时钟信号CLK的频率，减小通信时钟信号SCK经过主频时钟信号CLK同步后的通信时钟信号SCK’相对通信时钟信号SCK的延时，来尽可能减小串行数据输出信号SDO相对通信时钟信号SCK的延时，但这样增加电路芯片面积和成本。

发明内容

本发明的目的是克服了上述现有技术的缺点，提供了一种能有效满足数据传输需求、性能稳定的实现串行接口全双工通信的从机芯片的电路结构。

为了实现上述目的，本发明的实现串行接口全双工通信的从机芯片的电路结构如下：

该实现串行接口全双工通信的从机芯片的电路结构，其主要特点是，所述的从机芯片包括：辅助时钟生成模块、采样模块及移位模块；